基于Ansoft仿真分析的SSN解决方案探讨

电源完整性PI(Power Integrity)是指由于开关器件数目不断增加，供电电压不断减小，电源输出产生波动，从而影响芯片的工作状态和输出信号的质量。因此，除了分析信号完整性中的反射、串扰以及EMI之外，如何获得稳定可靠的电源系统成为一个新的重点研究方向。
    PI(Power Integrity)和SI(Signal Integrity)不可分割，以往的EDA仿真工具在进行信号完整性分析时，一般都是简单地假设电源绝对处于稳定状态，但是这与实际情况是不符合的，新一代的信号完整性仿真必须建立在可靠的电源完整性基础之上。由于电源完整性不仅强调电源供给的稳定性，还包括在实际系统中总与电源密不可分。因而如何减少地平面的噪声也是电源完整性中需要讨论的一部分。本文主要就解决信号完整性问题中如何减小SSN做了探讨。
1 增加退耦电容抑制SSN
    本文以一个从Ansoft公司网站下载的，用于数字信号处理研究的电路板的设计为例说明增加退耦电容抑制SSN的过程。
    电路板的电源层和地层的大小为22.86 cm×15.24 cm。电源层和地层都是厚度为0.037 mm的铜皮层，中间走线层为第3层至第6层，表面（SURFACE）是封装焊盘，第2层和第7层分别是地层和电源层。
    为了理解对电路板的设计，首先考虑电路板的裸板(未安装器件)特性。根据电路板上高速信号的上升时间Tr=0.17 ns，可得截止频率，经测量可知所用电路板上所关注的PAL22V10_SMSOCKETAMDU17芯片会在1 ns内产生0.2 A的输入电流变化。在如此短时间内产生大电流变化将会使电路板产生各种模式的谐振，导致电源层和地层电压的不均匀。
    在3 GHz频域范围内仿真裸板的谐振特性。具体作法为在板子的一侧电源和地之间加一个0.1 Ω的电阻，等效VRM作用。在U17芯片的中间位置加一个port，连接电源和地层，频率范围为1 MHz～3 GHz。经测试此时的裸板Z参数图如图1所示。

    由图1中可知一个谐振点为0.08 GHz，从0.08 GHz开始扫频到3 GHz，部分谐振点和对应的电源/地之间电压分布如图2所示。

    由图2可知，电路板会谐振于许多不同的频率点。通过仿真可以得到：分别在0.324 GHz和0.793 GHz的谐振模式下，前者在U17芯片中心处电源层和地层的电压差变化为零，而后者不为零。
    可以将短时间内产生的大量电流变化的器件放置于零压差变化点，从而避免电路板产生低频谐振模式。
    尽管器件的布局与放置的位置有助于减小电源完整性的问题，但它们并不能解决所有的问题。首先，不可能将所有的关键器件都放在电路板的中心，通常情况下，器件放置的灵活性是有限的；其次，在任何给定的位置总会有一些谐振模式被激发。如图3所示，“o”曲线显示的是当位于电路板中心处的芯片从电源平面吸入电流时引起的谐振现象；“－”曲线表示将芯片放置偏移中心位置时的响应。从中看出若将芯片放置在沿某一坐标轴偏移中心位置时，其他的谐振模式将被激发。成功设计电路板的PDS（电源分配系统）的关键在于在合适的位置增加退耦电容，以保证电源的完整性和在足够宽的频率范围内地弹噪声足够小。

    为了保证高速器件的正确动作，应该消除电压的波动，保持低阻抗的电源分配路径。为此，需要在电路板上增加退耦电容来将高速信号在电源层和地层上产生的噪声降至最低。电容数量、每一个电容的容值、在电路板上合适的位置都是需要严格定义的。
    U17芯片在1 ns的上升沿吸入0.2 A的电流，此时电源电压会暂时降低（压降），而地平面电压会暂时被拉高（地弹）。其变化幅度取决于电路板的阻抗和芯片偏置管脚处用于提供电流的退耦电容。
    由于电流的瞬变值为0.2 A，电压的瞬变值由V=Z×I决定，Z是从芯片端等效的阻抗，图4所示为本文所用电路板的阻抗分布图。为了避免电压的尖峰波动，在从直流到信号带宽的频率范围内，Z值必须低于某一门限值Ztarget， Ztarget变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容；为了避免电压的尖峰波动，在从直流到信号带宽的频率范围内，Z值必须低于某一门限值。图4中虚线部分即为PDS阻抗应该满足的目标区域。

    在该设计中，为了保持电源的完整性，电源/地的电压波动必须保持在标准值3.3 V的5%以内。因此噪声不能大于0.05×3.3 V=165 mV。可以据此按照欧姆定律计算出PDS的最大阻抗Ztarget=165 mV/0.2 A=0.825 Ω。

    在设计中，最快信号跳变时间为0.17 ns，所以整体设计的截止频率为3 GHz。为了达到此带宽，通常需要在MHz信号区域放置很多高频瓷片电容(nF)，在kHz信号区域放置体积较大的电解电容(?滋F)。通过系统设计书可知U17芯片的上升时间约为1 ns，所以它的工作截止频率约为500 MHz。因此要求在500 MHz频率范围内，U17芯片附近电源/地阻抗低于0.825 Ω。
    使用SIwave可以在IC（U17）芯片电源/地处放置一个端口，计算电路板在适当带宽内的输入阻抗。仿真显示了电路板本身电容的影响而忽略了经过电源的低感应电流回路，由仿真结果可知，阻抗随着频率的减少而增加，但由于经过电源的回路存在低阻抗，因此这种关系并不严格。
    为了使阻抗在1 MHz处低于目标阻抗0.825 Ω，电容值至少为0.18 μF，为此首先需要增加6个30 nF的电容矩阵（ESL=0.5 nH，ELR=0.05 Ω），此时的仿真Z参数如图5所示。

    继续做谐振仿真，板子在f=0.257 GHz处发生谐振，再添加4个10 nF的电容矩阵(ESL=0.3 nH，ELR=0.03 Ω)，此时的仿真参数如图6所示。

    由图6可知，第一个尖峰值从图5中的180 MHz变到了图6中的400 MHz，然后在U17周围添加4个去耦电容，分别为0.3 nF、1 nF、3 nF、10 nF的电容矩阵（ESL=0.1 nH，ELR=0.01 Ω），为了使仿真与实际情况相符，还在板子最上端添加一个0.1 Ω的VRM等效电阻，此时的仿真Z参数如图7所示。由图7可知，添加去耦电容后，电源/地之间的阻抗变得非常小，在500 MHz频率内，基本低于0.825 Ω。由于容值更小的电容具有更小的ESL和ESR值，因此增加旁路电容的数量有助于提高其高频特性。

2 采用EBG(高阻抗电磁表面结构)抑制SSN
    EBG结构是具有带阻特性的周期性结构，可以采用金属、铁磁或铁电物质植入基质材料，或者由各种合适材料周期性排列而成。采用EBG结构作为PCB衬底时，跨越几个EBG周期单元的电路元件将能实现滤波。利用EBG结构可以实现在微带电路衬底中集成具有很宽阻带的滤波器，当和其他电路元件有机地结合起来时，可节省电路空间。
    采用EBG结构抑制SSN时，特别在高频时，效果比单纯加去耦电容好许多。因为频率的升高要求加入的去耦电容的数量随之变多，从而引起其他的一些效应。而采用EBG结构＋去耦电容的方式则可以更有效地在更高频率范围上提供一个较大的禁带宽度，在最高频率下能尽量满足PDS的最小阻抗要求，从而减小SSN。
    本文将对此单纯加去耦电容的PDS设计和采用8×8方形EBG结构加去耦电容PDS设计的仿真结果。第一组数据是两个80 mm×80 mm的平面电路板之间分别加入6×6电容矩阵和9×9电容矩阵，电容为10 nF，忽略其ESL和ESR。分别测试其Z参数。
    结果表明6×6电容矩阵在频率为2 GHz以下其特性阻抗低于7 Ω，9×9电容矩阵在频率为3.7 GHz以下保持其特性阻抗低于7 Ω。
    第二组数据采用前面分析8×8 EBG结构＋6×6去耦电容矩阵和8×8改进EBG结构＋6×6去耦电容矩阵两种结构，并仿真得出结果。
    结果显示8×8 EBG＋6×6去耦电容矩阵结构可以使特性阻抗在频率为3.4 GHz以下都保持低于7 Ω，而8×8改进EBG＋6×6去耦电容矩阵结构则可以使特性阻抗在频率为4.2 GHz以下都保持低于7 Ω，结果表明采用EBG结构的PDS设计比传统单纯加去耦电容更具有优势。