四种常用FPGA/CPLD设计思想与技巧之乒乓操作

     另外，巧妙运用乒乓操作还可以达到用低速模块处理高速数据流的效果。如图2所示，数据缓冲模块采用了双口RAM，并在DPRAM后引入了一级数据预处理模块，这个数据预处理可以根据需要的各种数据运算，比如在WCDMA设计中，对输入数据流的解扩、解扰、去旋转等。假设端口A的输入数据流的速率为 100Mbps，乒乓操作的缓冲周期是10ms。以下分析各个节点端口的数据速率。
     A端口处输入数据流速率为100Mbps，在第1个 缓冲周期10ms内，通过“输入数据选择单元”，从B1到达DPRAM1。B1的数据速率也是100Mbps，DPRAM1要在10ms内写入1Mb数据。同理，在第2个10ms，数据流被切换到DPRAM2，端口B2的数据速率也是100Mbps，DPRAM2在第2个10ms被写入1Mb数据。在第 3个10ms，数据流又切换到DPRAM1，DPRAM1被写入1Mb数据。
     仔细分析就会发现到第3个缓冲周期时，留给DPRAM1读 取数据并送到“数据预处理模块1”的时间一共是20ms。有的工程师困惑于DPRAM1的读数时间为什么是20ms，这个时间是这样得来的：首先，在在第 2个缓冲周期向DPRAM2写数据的10ms内，DPRAM1可以进行读操作；另外，在第1个缓冲周期的第5ms起(绝对时间为5ms时刻)， DPRAM1就可以一边向500K以后的地址写数据，一边从地址0读数，到达10ms时，DPRAM1刚好写完了1Mb数据，并且读了500K数据，这个缓冲时间内DPRAM1读了5ms；在第3个缓冲周期的第5ms起(绝对时间为35ms时刻)，同理可以一边向500K以后的地址写数据一边从地址0读 数，又读取了5个ms，所以截止DPRAM1第一个周期存入的数据被完全覆盖以前，DPRAM1最多可以读取20ms时间，而所需读取的数据为1Mb，所以端口C1的数据速率为：1Mb/20ms=50Mbps。因此，“数据预处理模块1”的最低数据吞吐能力也仅仅要求为50Mbps。同理，“数据预处理 模块2”的最低数据吞吐能力也仅仅要求为50Mbps。换言之，通过乒乓操作，“数据预处理模块”的时序压力减轻了，所要求的数据处理速率仅仅为输入数据速率的1/2。
     通过乒乓操作实现低速模块处理高速数据的实质是：通过DPRAM这种缓存单元实现了数据流的串并转换，并行用“数据预处理模块1”和“数据预处理模块2”处理分流的数据，是面积与速度互换原则的体现！