东芝开发出极低泄漏SRAM

    2月11日东芝在旧金山举行的2014年美国电气和电子工程师协会（IEEE）国际固态电路会议上公布了这一进展。

    可穿戴式设备、医疗保健工具和智能电表等低功耗系统对较长的电池放电时间存在强劲需求。降低这些系统所使用微控制器的功耗存在许多挑战，随着工艺的升级换代，即便是增加的泄漏电流也和正常功耗一样成为需要解决的课题,因此减少RAM（待机期间可以保存数据）中的泄漏电流尤为重要。

    通常的微控制器可以通过深度休眠模式（待机电流小于1μA）降低功耗。但是，这使得通常的SRAM无法保存数据，因为SRAM需要远高于1μA的待机电流。因此，当系统从深度休眠模式中唤醒时，重新载入数据需要花费较长时间。使用铁电随机存储器（FRAM）作为备用RAM可以消除这一重新载入问题，但是FRAM的速度慢很多，比SRAM消耗更多功耗，并且需要更多工艺成本。

    东芝已经开发了一种泄漏率低于传统SRAM千分之一的极低泄漏（XLL SRAM）；当采用65纳米工艺时每比特泄漏电流为27fA。这一水平低于采用65纳米以上技术制造的SRAM的已发布数据。这种新的SRAM充电一次便可以在备用存储器（容量约为100Kbyte）中保留数据超过10年时间。

    采用最近的工艺技术制造的MOSFET拥有更高的栅漏、栅极感应漏极泄漏（GIDL）和沟道漏电。东芝已经开发了一种低泄漏晶体管（拥有厚栅氧化层、长沟道和最佳源漏扩散分布）来减少这些泄漏因素，并将其部署于SRAM存储单元。东芝已经开发了几种创新的减少泄漏电路。其中一种是将反向偏压应用至存储单元的NMOS的源偏压电路，另一种电路在数据保存期间切断了外围电路的供给电压。

    低泄漏晶体管比传统晶体管大，从而使整体单元区有所增大。在1.2V供给电压条件下，东芝使单元尺寸较采用该设备的原始设计规则设计的区域降低了20%。通常，大晶体管电路拥有更高的有功功耗。通过采用“四分之一阵列激活计划”和“电荷分享分层位线”降功耗电路，东芝已经抑制了这种有功功耗增加。

    凭借极低的泄漏电流，读取时间为7ns的SRAM拥有足够快的速度，能够用作低功耗微控制器的工作RAM和深度休眠模式时的备用RAM。由于系统无需重新载入数据，因此从深度睡眠唤醒的速度有所提高。

    东芝计划在2014年发布的产品中使用该RAM，并预计在未来的电池驱动产品中广泛使用它。