衡量半导体工艺进步的最好方法（下）

先来回顾上一篇所讲，半导体节点的进步将会越来越难，由于众多因素需要考量，导致测量的方法也未得到统一定论。这里介绍了两大度量方法——GMT和LMC，下面继续介绍LMC的衡量方法。

 LMC Method

LMC节点度量法，通过表述逻辑密度(DL)、主存密度(DM)和连接它们的互连密度(DC)来获取技术价值。

在LMC度量中，DL是逻辑晶体管的密度，单位是每平方毫米的器件数。DM是系统主存储器的密度，单位为每平方毫米的存储器单元。而DC是逻辑与主存储器之间的连接，单位是每平方毫米的互连。如果有多层设备或3D芯片堆叠，超过这个平方毫米的整个体积就足够了。

DL可能是三者中最熟悉的，因为自从第一个集成电路问世以来，人们就一直在计算芯片上的晶体管数量。这听起来很简单，其实不然。处理器上不同类型的电路密度不同，很大程度上是因为连接设备的互连。逻辑芯片最密集的部分通常是构成处理器缓存的SRAM存储器，存储数据用于快速重复访问。这些高速缓存是由6个晶体管电池组成的大阵列，它们可以紧密地排列在一起，部分原因是它们的规律性。据报道，目前DL的最高价值是一个135兆的SRAM阵列，使用台积电的5纳米工艺制造，相当于每平方毫米封装2.86亿个晶体管。他们把它命名为286M。

但是逻辑块比嵌入其中的SRAM更复杂，更不统一，更不密集。因此仅凭SRAM判断一项技术可能不够透彻。2017年，当时的英特尔高级研究员Mark Bohr提出了一个使用一些常见的逻辑单元加权密度的公式。该公式考察了简单且普遍存在的双输入四晶体管与非门（NAND gate）和一种常见但更复杂的称为扫描触发器的电路的单位面积晶体管计数。它根据这种小栅极和大栅极的比例来计算每个栅极的重量，在典型的设计中，每平方毫米产生一个晶体管。Bohr表示，SRAM的密度差别很大，应该单独测量。

据AMD的高级研究员Kevin Gillespie表示，AMD也使用了类似的方法。如果一个度量标准不考虑设备是如何连接的，那么它就不准确。

另一个由几位专家单独提出的可能性是，测量一些已达成一致的大块半导体IP的平均密度，比如Arm广泛使用的一种处理器设计。

事实上，Arm放弃了单一度量的尝试，转而从完整的处理器设计中提取功能电路块的密度，Arm的Cline表示：“我不认为有一个适用于所有硬件应用的一刀切的方法”，因为不同类型的芯片和系统的多样性太大了。他指出，不同类型的处理器——CPU、GPU、神经网络处理器、数字信号处理器——具有不同的逻辑和SRAM比率。

最后，LMC发起者选择不指定测量DL的特定方式，这让业界争论不休。

测量DM要简单一些。目前，主存通常指DRAM，因为它价格便宜，续航长，读写速度相对较快。

DRAM单元由单个晶体管组成，它控制对存储比特作为电荷的电容器的访问。因为随着时间的推移，电荷会泄露出去，单元cells必须定期更新。如今，电容器是建在硅以上的互连层中，因此密度不仅受晶体管大小的影响，还受互连的几何形状的影响。LMC group在已发表文献中发现的DM值最高的来自三星。2018年，他们将DRAM技术的密度提高到每平方毫米2亿个单元。 

DRAM的主流趋势可能不会太久。其他的记忆技术，如磁阻记忆体、铁电记忆体、电阻记忆体和相变记忆体，现在已投入商业生产，有些作为嵌入处理器本身的记忆体，有些作为独立的芯片。

在当今的计算系统中，在主存储器和逻辑之间提供足够的连接已经是一个瓶颈。处理器和内存之间的互连，也就是DC所衡量的，历来都是通过封装技术而不是芯片制造技术来实现的。与逻辑密度和存储密度相比，直流电在过去几十年里的进步并不稳定。相反，随着封装技术的引入和改进，出现了离散的跳跃。过去的十年是特别重要的十年，单模芯片系统(SoC)已经开始让位于紧密结合在硅介面，所谓的2.5D/3D硅通孔(TSV)和晶圆级堆叠技术。使用台积电的集成芯片3D芯片堆叠技术的系统拥有最高的直流电，每平方毫米(12K)有12,000条互连线。

然而，直流不一定需要将逻辑连接到单独的存储芯片。对于某些系统，主存是完全嵌入的。例如，Cerebras Systems的机器学习系统Megachip完全依赖于嵌入在一块巨大硅片上的SRAM。

LMC发起者建议，将DL、DM和DC这三个参数最好结合在一个系统里，这将被描述为[260M、200M、12K]。

英特尔的CTO Michael Mayberry认为，仅用一个数字来描述半导体节点的先进性的时代已经一去不复返了。然而，原则上，他确实喜欢拥有一个全面的系统级度量想法。“挑选一些已经达成一致的东西，即使不完美，也比目前的节点品牌更有用。”

他希望LMC能够得到进一步的扩展，明确需要测量什么以及如何测量。例如，关于DM值，Mayberry表示它可能需要与它所服务的处理器所在的同一芯片封装内的内存相关。被归为“主存储器”的东西可能也需要微调。将来，处理器和数据存储设备之间可能会有多层存储器。例如，英特尔和Micron研制出了一种非易失性系统3D XPoint存储器，并在DRAM和存储器之间占有一席之地。

需要指出的是，像LMC这样基于密度的指标和像GMT这样基于光刻技术的指标都偏离了代工厂和内存芯片制造商客户的需求。AMD的Gillespie表示:“有面积[密度]，但也有性能，功率和成本。”每一个芯片设计都围绕着这四个因素进行权衡，直到“没有一个单独的数字能够记录节点的好坏。”

全球第三大DRAM制造商美光科技(的高级研究员兼副总裁Gurtej Singh Sandhu:“内存和存储最重要的衡量标准仍然是比特成本。其他几个因素，包括基于特定市场应用的各种性能指标，也被密切考虑。”

还有一派认为，在这一点上甚至不需要新的度量标准。GlobalFoundries负责工程和质量的高级副总裁Gregg Bartlett表示，这些措施“只有在以规模化为主导的应用中才真正有用”，该公司于2018年结束了对7-nm制程的追求。“只有少数几家公司在这个领域进行生产，客户和应用的数量也有限，因此它与绝大多数半导体行业的关联度较低。”目前，只有英特尔、三星和台积电在追求最后的几个CMOS逻辑节点，他们的努力创造了全球半导体制造收入的很大一部分。

但Bartlett的公司并不属于这一行列，他认为CMOS逻辑、嵌入式非易失性存储器和毫米波无线电等专业技术的集成对行业的未来比规模化更重要。

但毫无疑问，持续扩大规模对许多半导体消费者来说非常重要。LMC度量和GMT度量的发起者都有一种紧迫感，尽管出于不同的原因。对于Wong和LMC的支持者来说，在一个晶体管规模不那么重要的时代，半导体行业需要明确自己的长期规划，这样他们才能招募技术人才来实现这个未来。

对于Gargini和GMT的支持者来说，这是为了保持行业的正常发展。在他看来，没有度量的同步，行业的效率就会降低。“这增加了失败的可能性，”距离硅CMOS完全停止微缩，我们也就只有10年的时间。“这几乎不足以”产生明显的突破，使计算机继续前进。

延伸阅读——Mark Bohr:英特尔制程为何领先三年

2017年9月19日，英特尔精尖制造日活动在北京拉开帷幕。本次活动英特尔三大制程工艺领域巨头纷纷到场，为我们拨开制程工艺迷雾的同时，也解答了摩尔定律为何在未来10年依然有效的问题。同时，英特尔还在本次活动期间首次亮相了10nm制程晶圆，足以见得本次活动对于英特尔、对于精尖制造行业的重要性。

英特尔高级院士、技术与制造事业部制程架构与集成总监Mark Bohr博士讲述了半导体工艺和英特尔相关状况。