飞思卡尔KL16时钟配置-电子工程世界

引脚

EXTAL0:晶振入，XTAL0：晶振出

配置

MCG_C7的OSCSEL为0，选择外部晶振

所以MCG_C1的FRDIV需要取后面的值，例如8M晶振取011即256分频，结果为31.25khz，在PLL模式下，MCG_C1的FRDIV在晶振分频以后必须在31.25khz-39.625khz

MCG_C6中PLLS说明，PLL应为2-4MHZ，则MCG_C5中的PRDIV0的数值被外部晶振频率除之后为2-4MHZ.

MCG_SC中FCRDIV为快速时钟，外部晶振频率除以FCDIV的结果须在31.25KHZ-4MHZ

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