高阻态与I/0口工作状态

首先要明确一点，电路中无论是高还是低的“阻”态，都是相对于某个参考点而言的，明确了这一点I/O口的工作状态理解起来就简单了。

上一张atmel的8051硬件手册里面的图。

上图中可以很明显地看到，没有“上拉电阻”的P0口相比有“上拉电阻”（internal pull-up）的P1口在I/O口引脚（P0.x PIN）和Vcc/GND之间相连是通过一对推挽状的FET实现的。再往内就是控制IO的逻辑门电路了，这个略过不谈。

一对管子组成的推挽结构，从电路上来讲可以通过调配管子的参数轻松实现输出大电流，提高带载能力。两个管子根据通断状态不同有4种组合。上下管都导通相当于把电源和GND短路了，这种情况是不允许出现的。从数字逻辑的角度上来讲，上管开-下管关相当于IO口与Vcc直接相连，IO口输出高电平“1”。上管关-下管开时IO口与GND直接相连，IO口输出低电平“0”。这种结构下如果没有外接上拉电阻，输出“0”的状态就是俗称的“开漏”（Open-Drain：漏极开路）状态。有的资料上也把这种状态称为“低阻态”，因为IO引脚是通过一个管子接地的，并不是直接使用导线连接，而一般的MOS在导通状态也会有mΩ级别的导通电阻。

分析到这里就很明白了，“低阻态”是IO口相对于GND而言的，那“高阻态”也是相对于GND而言的啦。怎么把GND和IO口隔离起来达到类似开路的状态？把下管置于截止状态就可以了。这时候推挽的一对管子都是截止状态，忽略读取逻辑的话IO口引脚相当于与MCU内部电路开路。考虑到实际电路的MOS截止时并不是完美的开路，有少许的漏电流，所以称为“高阻态”。

有的资料也把这种状态称为“浮空”（Floating）,这是因为管子的PN结会带来结电容，通过IO引脚给电容充电需要一定的时间，那IO引脚处的对地的真实电压和水面上的浮标随波漂动类似了。电压的大小（浮标的位置）不仅和外界输入的电压有关，还与时间相关。在高频IO的情况下，这种现象不能被忽略。IO引脚处通过结电容接地，电压“浮”起来了，非常有意思。