基于二阶相位扰动的DDS杂散抑制新方法

　　1 DDS基本原理及杂散分析

　　1.1 DDS基本原理

　　DDS即为直接查找存储表得到每个相位所对应输出波形的幅度值，通过改变采样频率和相位步进来改变输出频率，其原理结构如图1所示。

　　在图1中，相位累加器在时钟频率fc的控制下以步长K作累加，输出N位的量化相位序列，之后取其高W位作为ROM的寻址地址，对查询表ROM进行寻址，寻址输出的L位离散幅度序列经DAC转换成阶梯波，再经过低通滤波器(LPF)平滑后即可得到合成的信号波形。输出频率

　　。

　　1.2 杂散分析

　　DDS的工作原理决定了其输出杂散丰富，其中主要的杂散来源有3个方面：(1)相位截断误差εp(n)，采用N位相位累加器的高W位寻址，截去低B=N-W位。由此引入了相位截断误差。(2)幅度量化误差εA(n)，ROM中存储的正弦值是用有限的L位表示，这就产生了幅度量化误差。(3)DAC转换误差εDA(n)，由实际DAC器件的非理想特性引起。

　　在DDS杂散的3个来源中，相位截断和DAC转换的影响最大，但目前DAC转换引起的杂散模型尚不能建立，所以在假设其他两个杂散源不存在的情况下，主要研究由相位截断引入的杂散。在无相位截断时可以得到ROM表输出序列S(n)。

　　可以看到，这时DDS输出的数字谱中除了所希望的信号外，还有εp(n)经余弦信号调制后的杂散成分。由文献中的推导知，相位截断情况下DDS的输出信噪比满足

　　从式(4)可以看出截断位数B每减少1位，杂散改善约6dB。

2 抑制杂散的相位扰动法

　　2.1 普通相位扰动原理

　　普通相位扰动技术是在每个时钟脉冲到来后，通过给相位累加器的输出加入满足一定统计特性的随机信号以打破误差序列的周期性，从而降低杂散，其原理如图2所示。

　　在图2中，N位的相位序列φ(n)与B位的扰动序列Z(n)相加后，通过相位截断为W位。相位截断过程可以视为量化间隔为△=2-w的量化过程，截断后的输出信号为φ(n)+Z(n)+ep(n)，ep(n)为相位量化误差，总的量化噪声ε(n)=Z(n)+ep(n)是扰动信号与相位量化误差之和。由文献的扰动量化方法知，Z(n)和ep(n)都为在[-△/2，△/2]服从均匀分布的白噪声，它们的和ε(n)与φ(n)不相关，且为白色。因而这种加入的扰动序列，可使量化误差与原始输入信号独立，成为服从均匀分布的白噪声。

　　由上述分析知，加入扰动信号的DDS输出信号X(n)=sin(2π(φ(n)+ε(n)))，假设，上式在2πfn处用泰勒级数展开有

　　采用普通相位扰动法，可以使杂散分量的抑制从每相位位6 dB增加到12dB。

2.2 改进的二阶相位扰动法

　　二阶相位扰动法在研究普通相位扰动法的基础上形成，该方法中，扰动序列是由两个独立同分布的随机序列相加产生。具体的原理结构，如图3所示。

　　如图3所示，两个B位独立同分布的随机序列相加生成B+1位的扰动序列，然后由B+1位的扰动序列扰动原始输出φ(n)，这样能获得更好的杂散抑制效果。

　　对于二阶相位扰动，需要考虑量化噪声的三阶矩成分E{ε3(n)}，此时的输出信号泰勒级数展开式为

　　假设扰动序列为在[0，△]上服从均匀分布的两随机序列之和，则扰动序列的概率密度为

　　将满足式(14)的扰动序列加在相位序列上，并且截断为W位，由此产生的总量化噪声有3种情况

　　从式(17)可知，采用二阶相位扰动法，杂散分量的抑制可达每相位位18 dB，相比普通相位扰动法性能有很大改善。

　　3 仿真验证

　　利用嵌入到Matlab中的DSP Builder工具进行仿真，具体的模型如图4所示。仿真参数：时钟频率fc=1 MHz;频率控制字K=485 952;相位累加器位数N=22;相位寻址位数W=4;ROM输出位数L=20;取两个独立的24级18位输出m序列之和作为扰动序列。仿真结果送到Matlab的工作空间并进行功率谱变换，从而验证系统的设计。

　　图5是将3种情况下的DDS系统仿真结果进行归一化功率谱变换得到的图形。其中图5(a)表示不加任何相位扰动的系统输出功率谱。图5(b)表示加入一个24级18位输出m序列作为扰动序列后的系统输出功率谱。图5(c)表示取两个24级18位输出的m序列之和作为扰动序列，这种情况下的系统输出功率谱。从图中可以看出，由于相位寻址位数为4，不加相位扰动时的最大杂散为-24.2 dBc，普通相位扰动时为-46.8 dBc，而二阶相位扰动时减小到-67.7 dBc，这和理论推导的-72 dBc有误差，是因为在进行FFT时点数限制的影响。从以上数据可以得出：使用二阶相位扰动法，DDS的杂散抑制性能得到较大地改善。

　　4 结束语

　　在研究基本相位扰动法的基础上，提出了一种新的二阶相位扰动法，该方法可使杂散分量的抑制达到每相位位18 dB。因此在同样杂散精度的要求下，使用该方法的设计可以减少ROM寻址的位数，压缩ROM的存储空间，降低硬件的设计复杂度和产品成本。