解读SAR ADC驱动运算放大器选择

　　运算放大器的轨至轨运行是指其输入级或输出级，或者是指其输入级和输出级。作为驱动 SAR ADC 输入端的一个缓冲器，我们更关注的是运算放大器轨至轨的输出能力。一般说来，该输出能力表明了输出级能够接近电源轨的程度。该参数可在大多数低频或 DC 输出信号产品说明书中找到，因此更好地了解输出摆幅能力，将有助于在既定条件下驱动 ADC 输入端时，确定最佳工作点。

　　为了确定输出级极限，应事先开展如下测量工作：对于电源电压为 5V 的轨至轨运算放大器来说，输入信号的偏移为 2.5V 或为电源电压的一半。该运算放大器应事先在电压跟随器(或增益为 +1)配置中予以设置。峰至峰输入 AC 信号振幅从0 提高到了 5V，达到了电源电压电平。当输出级达到其极限时，则可以显示出不同的峰至峰输出电压在运算放大器输出端的总谐波失真与噪声 (THD+N) 的测量情况(请参阅图 1)。

　　图 1：测量得出的运算放大器输出信号

　　通常情况下，当信号振幅增大时，低频信号 (1kHz)、总谐波失真保持不变。只有当输出电压和电源轨之间的差值低于 10mV 时，才会导致性能显著下降。而当输出信号频率增加时，输出电压和电源电压之间的差值也会随之增大。对于 10kHz 的信号而言，当上述电压差值低于 200mV时，相关性能才开始下降;对于 20kHz 的信号而言，当上述电压差值低于 300mV 时，相关性能才开始下降;以此类推。如果要保持相关性能不变，当频率增大时，则可减小输出信号的摆幅。如欲了解有关的测量结果，敬请参阅图 2。

　　图2：在不同的输出信号情况下，测量得出的运算放大器失真

　　考虑到运算放大器的输出级极限，这些测量结果将有助于我们确定 SAR ADC 电路的最佳工作点。正如在上述例子中，采用电源电压为 5V 的 OPA365，在频率为 150kHz，输出信号高达 4.1VPP 时，仍能保持相关的性能不变。由于电源轨留有 450mV 的裕度，所以在 100kHz 的范围内 OPA365 能轻而易举的驱动信号。

　　RC 负载对运算放大器的影响

　　以前，我们曾证实，对于最佳的 AC 性能而言，运算放大器的输出信号摆幅将会介于 450mV 和 4.55V 之间。用于驱动 SAR ADC 运算放大器的第二个重要参数就是要找出其驱动不同的 RC 负载的极限。为此，我们大力推荐在 ADC 输入端采用 RC 滤波器来限制输入噪声的带宽，并帮助运算放大器驱动由 SAR ADC 产生的开关电容负载。图 3 表明了测试调整电路 (test setup circuit) 如何帮助我们确定具有 RC 负载的运算放大器的驱动极限。

　　图 3：测量运算放大器驱动 RC 负载的能力

　　首先，将 RC 电路的截止频率定为 1.5MHz。这一频率限额是以在未来设计中将要采用的 ADC 预期采集时间为基础设定的。另外，如欲保持截止频率不变，则应开展不同 RC 组合以及不同信号频率的测量工作(请参阅图 4)。

　　图4：在不同的 RC 情况下，测量得出的运算放大器失真情况

　　对于较低的频率而言，我们则使用较小阻值的电阻或较大容量的电容器。当信号频率增大时，阻值较大的电阻应与容量较小的电容器配合使用，以保持相关性能的稳定。对于在既定条件下的 OPA365 来说，我们发现，通过采用阻值为 50-100Ω 的电阻来改善性能并不令人满意——尤其是对于更高的信号频率而言，想通过采用阻值为 50-100Ω 的电阻来改善性能更是无济于事。对于应用频率 (applied frequency) 而言,我们可以采用阻值大于 100Ω 的电阻或容量小于 1nF 的电容器来保持 AC 性能的稳定。当选择电阻的阻值和电容器的容量时，我们应遵循运算放大器的稳定性要求。

　　ADC 输入的非线性特性

　　减小输出电压摆幅将有助于保持运算放大器的性能，但还应考虑信号的完整性及其对不同系统组件的影响。随后可向 ADC 输入端发送一个信号。图 5 为常见的SAR ADC 输入级。在流经输入静电放电 (ESD) 保护二极管之后，则可对一个采样电容器和两个场效应晶体管 (FET) 开关中的信号进行采样。如果采用了理想的组件，本设计不会对采样阶段的运算放大器的驱动产生任何影响。

　　图 5：SAR ADC 的输入级

　　遗憾的是，这些组件并非理想的解决方案(请参阅图 6)，特别是临近电源轨的等效负载非线性特性，向缓冲电路提出了新的挑战。

　　图 6：SAR ADC 的运算放大器等效负载

　　减小从运算放大器至 ADC 输入端的信号摆幅，将带来诸多益处。在运算放大器的输出端应用 5VPP的信号将减弱总谐波失真 (THD) ，尤其是当频率较高时，更是如此。另外，在 SAR ADC 的输入端应用 5VPP 的信号时，要求运算放大器拥有强大的驱动能力，特别是在接近电源电压的情况下，尤为如此。以 2.5V 的偏移量，将信号电平从 5VPP 减小到 4.1VPP，将同时为正、负电源轨增加 450mV 的裕度。这种设置使运算放大器更易于在较高频率的情况下，提供令人满意的 THD。目前，ADC 等效输入负载处于线性区域，从而使运算放大器更易于为采样电容器充电。

　　需要考虑的另一个问题是：ADC 的满量程衰减。在常见的 ADC 产品说明书中可以发现，转换器的额定电源电压为 5V，其额定满量程 (FSR) 为一个 5VPP 的信号。请务必注意，ADC 的输入 FSR 取决于应用参考电压，您可以针对新的运行条件，对 FSR 进行调整。当使用的参考电压为 2.5V 时，对于德州仪器 (TI) ADS8361 而言，在 2.5V 或 5VPP 时 FSR 输入信号将为 ±2.5V。将参考电压调整为 2.048V 后，在 2.5V 或 4.1VPP 时，新的(调整后的)FSR 输入信号将为 ±2.048V。现在，在 4.1VPP 的输入信号中，我们就拥有了一个全 16 位的转换功能，而无需衰减动态范围。

采集时间与吞吐率 (Throughput Rate) 之间的关系

　　当选择 ADC 时，其中最重要的参数就是速度或吞吐率。这一参数是采集(采样)时间和转换时间的组合。而转换时间是转换器设计和用以实现转换器功能的硅处理技术综合作用的结果。当转换时间的缩短超过产品说明书中规定的限额时，将严重影响 ADC 的性能。转换时间通常是因所采用的最大外部时钟的不同而不同的。另外，根据产品说明书中的有关说明，上佳的系统设计实践可将外部时钟保持在限额之内或将转换时间尽量缩短。另一方面，一般说来，延长转换时间并不能改善相关性能。

　　采集时间在 ADC 产品说明书中也作了明确的规定，采集时间决定着为采样电容器充电的快慢，以达到规定的吞吐率。在采集时间临近结束时，输入采样开关开启，转换过程随即开始。在转换周期即将结束时，从 ADC 所获得的数据等同于转换周期开始时(或采集周期结束时)采样电容器上的电压。请参阅图 7。

　　不论 ADC 性能表现的如何卓越，如果没有足够的时间对采样电容器进行全面的充电，那么转换结果将会出现与实际模拟输入信号不相符的情况。为了在系统设计期间控制上述参数，有两种方法可供选择：1)采用输出阻抗低、运行速度快的运算放大器，或 2)在 ADC 模拟输入端采用高截止频率的 RC 滤波器。这种方法可导致运算放大器稳定性方面的问题，同时会给输入模拟缓冲电路带来较大的噪声影响。或者，您也可以通过使用运行速度适中的运算放大器和较低截止频率的 RC 滤波器，来延长转换器的采集时间。

　　图 7：ADC 采集和转换周期

　　ADS8361 的吞吐率为 500 kSPS，最高的外部时钟频率为 10MHz。转换过程分为 16 个时钟周期，或需要 1.6µs 才能完成。其中只有 0.4µs 用于模拟输入信号采集过程。在满量程为 5V 的 16 位系统中，需要对 ADC 输入采样电容器进行充电，使其达到输入的信号电平值，并且误差小于 38µV。对驱动运算放大器而言，这是一项很有挑战性的工作：在 400ns 的时间内，将终值调整为小于 38µV。

　　这个问题可以通过延长采集时间来缓解。对于 ADS8361 而言，规定的转换时间是采集时间的四倍。如果将采集时间延长三倍或 300%，那么我们将可以获得转换器最高吞吐率的 70%，或 357 kSPS。与通过降低对输入信号缓冲电路的要求来获得相关益处的做法相比较而言，这种牺牲速度的做法是可取的。表 1 表明：作为外部时钟周期数的一个函数，ADS8361 采集时间的延长和相应吞吐率下降的情况。

　　表 1：一个采集时间函数的吞吐率

　　优化 RC，以实现特定的频率性能

　　现在您就可以获得设计驱动电路的程序。首先，选择适合您系统电源轨的运算放大器，并记录下这种放大器的输入和输出极限，同时弄清楚 ADC 输入范围调整的可能性，以便更好地与运算放大器的性能相匹配。其次，确定适当的采集时间，并相应地设定系统时序。接下来，选择 RC 电路中的相关数值，采集时间和 RC 滤波器时间常数之间的比率 (k) 取决于 ADC 的分辨率。最后，选择具备足够增益带宽的运算放大器来驱动该 RC 电路，而且所选的运算放大器应具有适当的调整时间。对许多不同 SAR 转换器的应用来说，该设计驱动电路的程序非常稳健而有效。然而，有时候作为能够改善性能系统的 RC 滤波器的一些优化措施而言，这仅仅是一个开端。

　　例如，我们打算优化先前讨论的电路。在探索如何优化 ADS8361 前端的输入 RC 滤波器之前，我们需要确定有关的工作条件：所采用的输入时钟频率为9.9968MHz，设定的采样频率为 199.936kSPS;由这两个数值所产生的结果是，ADC 的转换时间为 1.6µs，而采样时间为 3.4µs。因此，对于这个 16 位的转换器而言，我们就需要 12 个时间常数的外部 RC 滤波器来与相应的采集时间匹配。这种条件可将 RC 电路的带宽设置为：

　　其是：k =12，由此可以实现 562kHz 的带宽。

　　对于一个低噪声的系统而言，根据实际需要，可以采用尽可能高的带宽。但是，也不要把带宽设置得过高。因为带宽越高，其所允许的噪声也就越高，所以必须在 RC 设定时间和该带宽之间取得一个平衡值。

　　为了确定 RC 滤波器的最佳值，我们曾使用过一个低输出阻抗的信号源。图 8 为用于测量的测试设置。

　　图 8：通过采用理想的信号源，选择 RC 滤波器

　　采用这种设置，测量结果不会受到输入缓冲器的影响。值得注意的是，最终计算结果应包括信号源的输出阻抗。在所述示例中，该阻抗为 20Ω。如欲了解测量结果敬请参见图 9-10。

　　图9：在不同的RC 常数时，测量得出的THD值

　　图10：在不同的RC 常数时，测量得出的SNR、SFDR 以及SINAD值

　　从这些测量结果中，我们发现，当 k = 7 时，可获得最佳的 THD 值;而当 k = 6 时，可获得最佳的 SFDR 值。并且还可以很直观地看出，这些测量结果具有某种意义：因为 k 值越小，RC 滤波器的带宽也就越低，从而降低了噪声。然而，当 k 值变小时，我们发现性能也随之降低。出现这种情况是因为时间常数太大，而且它不能对采样电容器上的输入电压进行相应的设置，从而导致测量误差的出现。

　　另外，从测量结果中我们还发现，设计程序 (procedure-chosen) 和最佳值之间的性能差异约为 2-3 dB。根据具体的应用情况不同，这种差异也许会很明显，也许会不明显。为什么在设计程序和最佳结果之间会出现差异呢?因为设计程序假定为 ADC 输入采样电容器充电时，出现了最糟糕的情况。因此，为调整时间设定了最保守的数值;而通过测试来实现优化性能，我们经常发现电路的运行条件并非最糟糕的，同时还发现，用于确定设计程序的一些假设必须予以修正。

结论

　　为了完成信号链的最终性能评估，我们选用当 k = 6.36 或截止频率 = 298kHz 时的 RC 滤波器。在这种前提下，我们采用一只 2.2nF 的COG 型电容器和一只243Ω 的电阻。通过延长采集时间来降低 ADC 的运行速度，具有其它优点：即滤波器的截止频率限制了 ADC 输入信号的有效噪声带宽和运算放大器输出信号的有效噪声带宽。

　　当采用 ADC 最高的采样速度时，采集时间为 400ns。采用上述相同标准(k = 6.36)时，一阶滤波器的有效噪声带宽为 4MHz。

　　当采集时间由 400ns 延长至 3.4µs 时，有效噪声带宽则下降为 562kHz。

　　当选择配置和组件值时，请采用上述测量所得出的结果。图 11为最终调整图。

　　图11：最终测量调整

　　通过对测量结果的比较，我们发现，设计信号链时，此程序是如此的重要。作为参考，我们采用了 ADS8361 产品说明书中的数值。接下来，我们将从测试中获得的结果与 ADC 前端所选用的 RC 滤波器进行比较。从表 2 中我们看出，THD 性能出现了下降的现象，这种下降现象可以归因于信号源(很显然，这并不是用于描绘 ADS8361 特性的同一信号源)。最后需要进行比较的是，从整体解决方案中所得到的测量结果。该解决方案包括具有 RC 滤波器的 OPA365 以及 ADS8361。

　　表 2 最终测量结果的比较

　　至此，您可以得出这样的结论：对 ADC 转换器前端的缓冲电路进行合理的设计并不会降低系统的性能。图 12 为整个系统的 FFT 测量结果。

　　图12：整个信号链的测量结果

　　结论

　　我们介绍了 SAR 型 ADC 驱动电路的设计程序，这种驱动电路设计重点旨在运算放大器的要求以及优化运算放大器和 ADC 系统的若干技术。同时，我们还阐述了如何进一步优化 SAR 前端的 RC 电路，但是这些性能调整针对不用的应用而不同，因此，需要对其进行仔细斟酌。另外，我们还发现对 ADC 转换器前端的缓冲电路进行合理的设计并不会降低系统的性能。