怎样降低IC的功耗

在许多设计中，功耗已经变成一项关键的参数。在高性能设计中，超过临界点温度而产生的过多功耗会削弱可靠性。在芯片上表现为电压下降，由于片上逻辑不再是理想电压条件下运行的那样，功耗甚至会影响时序。为了处理功耗问题，设计师必须贯穿整个芯片设计流程，建立功耗敏感的方法学来处理功率。

　　互连正在开始支配开关功耗，就像在前几个工艺节点支配时序一样。右图表明了互连对总动态功耗的相对影响。今天，设计师有能力通过布线优化来减少功耗。

　　在物理设计阶段，设计师也可以发现更多自动降耗的机会。在物理设计过程中自动降耗将是对设计流程早期以及逻辑综合过程*耗减少的补充。

　　功耗是一个“机会均等”问题：从早期设计取舍到自动物理功耗优化，所有降低功耗的技术都彼此相互补充，并且需要作为每个现代设计流程中的一部分加以考虑。工程师在解决功耗问题的时候，可以把下面这些准则作为任何一种设计方法学的有机组成部分加以应用。欢迎转载，本文来自电子发烧友网(http://www.elecfans.com/)

　　应该理解功耗是与性能(时序)、功能以及你的设计成本一样重要的设计参数。在做设计决策和权衡时把功耗因素考虑进去。流程早期明智的设计决策能带来实质的功耗节省。然而，在设计过程的初始阶段，自动减少功耗则比较困难。

　　采用高级设计技术来减少功耗，例如电压/功率岛划分、模块级时钟门控、功率下降模式、高效存储器配置和并行。能减少功耗的高级抽象技术包括动态电压和频率调整、存储器子系统分区，电压/功率岛划分以及软件驱动睡眠模式等。

　　在RTL级和准RTL级精确估算功耗。了解对整体功耗有影响的设计因素和规范是设计师的任务，但是，高级功耗估算工具能够为设计者提供他们作适当折衷时所需的信息，这对设计师来说很有帮助。

　　研究所有自动降低功耗的机会，在降耗的同时还不能影响时序或者增加面积。例如，在逻辑综合阶段，寄存器时钟门控能够被有效地使用，但是这样做可能会对物理设计过程造成时序和信号完整性问题。一个替代的方法就是在物理设计阶段实现时钟门控，这一阶段已经能得到精确的时序和信号完整性信息。

　　在物理设计阶段通过优化互连来减少高功耗节点的电容，从而节省功耗。一旦互连电容被减少，驱动这些更低电容负载的逻辑门可以有更小的尺寸或者被优化来产生更低的功耗。使用多阈值电压单元替代来减少泄漏功耗也能够在物理级得到有效实现。

　　不应该等到快要出带才开始担心功耗问题。如果这样，你可能会发现减少功耗的工作做得太少了，也太晚了。

　　忽视任何一种消耗功率的因素。例如，当你试图减少开关功耗的时候，泄露功耗却可能是更值得重视的部分。过多的峰值功耗可能在片内和片外都造成大的噪声毛刺。

　　相信减少电源电压或使用小几何尺寸的工艺将解决功耗问题。更低的电源电压减小了噪声裕量，并且减慢了电路运行速度，这使得难以达到时序收敛，甚至难以满足功能规格。在90纳米及以下工艺，会呈现更大的漏电流。

　　指望一个“按钮式”的低功耗解决方案或方法。必须在设计过程中的所有阶段实现功耗管理——有时需要设计决策，有时更多的是自动化实现。欢迎转载，本文来自电子发烧友网(http://www.elecfans.com/)

　　认为具功耗敏感的设计和自动降耗是互斥的。如果在一个完整的功耗管理设计方法中将二者结合，这两种技术将有效地帮助你克服功耗难题。