收藏！一款高性能转换器的设计指导

这就是可重用的美妙之处，但实际生活中没有万事如意。多个应用采用单一设的主要缺点是，您放弃了实现dc、地震、音频和更高带宽应用的绝对最高可能性能所需的自定义和优化。在急于重用和完成设计的过程中，往往会牺牲精确性能。其容易忽略和忽视的一个主要方面是时钟。在本文中，我们将讨论时钟的重要性，并为正确设计高性能转换器提供指导。

在查阅现有文献时，我们看到了有关ADC性能依赖于抖动参数的大量描述，并且通常此类标题会包含“高速”一词，这不无道理。为了考察抖动和信噪比(SNR)之间的关系，首先来看SNR数值和rms抖动之间的关系。

如果抖动是系统中的主要噪声源，则此关系简化为：

如果有不同的噪声源，则需要使用等式2来计算组合SNR：

其中：

e _v 是简化的电压噪声rms

δt _RMS 是以各种来源的rms总和估算的总rms抖动：

求和对不相关噪声源有效。利用等式2，可得到基于热噪声(e2v)和抖动噪声的SNR。抖动对SNR的影响取决于输入频(f _IN )。这表示在较高的频率下，SNR主要由抖动定义。图1所示是根据等式1和等式2得到的受抖动影响的理想和实际ADC的曲线。图1中的曲线在高速ADC数据手册中很常见，但通常在MHz范围开始。对于精密ADC，我们将进一步在kHz范围内展示相同的依赖关系。我们使SNR超过108dB（参见图1），精密ADC现在能够做到这一点。这正是AD7768-1的用武之地。

图1. 不同抖动水平下 SNR 和 fIN的关系。

查看图1中的曲线，可以看到仅当σt _RMS 超过300ps时，AD7768-1转换1kHz信号（灰色线）才会受到时钟抖动的影响。我们可以调整变量并显示特定ENOB和f _IN 的抖动要求：

图2. 在转换器不同ENOB下最大允许抖动和fIN的关系。

目前高精度转换器的目标抖动使得设计人员不能选择使用通用振荡器（如555定时器振荡器）或许多微控制器或基于FPGA的时钟发生器。我们只能选择晶体(XTAL)和锁相环(PLL)振荡器。新型MEMS振荡器技术也会适用。

在等式1和等式2中可以观察到重要的一点，抖动对采样频率没有明显的依赖关系。这意味着，很难通过过采样技术（平面或噪声整形）来减少抖动的影响。过采样在高精度系统中很常见，但在对抗抖动噪声方面几乎没有什么作用。与采样频率的关系见等式4

一般来说，增加f _S 对改善抖动影响用处不大。理论上讲，ADC的过采样率会减少一些宽带抖动影响。3在量化噪声和热噪声方面，噪声整形是抑制目标频段噪声的一种非常有效的方法。如等式7所示，与噪声抖动抑制相比，增加过采样率能够更快地抵制量化噪声（等式5）。这使得抖动在利用噪声整形的过采样结构中更加突出。在奈奎斯特转换器中，这可能没有那么严重。图3以二阶∑-ΔADC和新四阶∑-ΔADC为例说明了这一现象。

图3.过采样将量化噪声降至低于抖动导致的噪声限值。

A 点显示四阶∑-Δ ADC 要求时钟抖动低于 30 ps。

B点说明采用较早技术的二阶整形器进行200 kHz转换时不受高达 200 ps 抖动水平影响。

使用基本误差为Δ的N阶整形器在过采样率M下整形的量化噪声之间的关系：

过采样率M和抖动量之间的关系：

等式7显示二阶噪声整形(N = 2)。应将注意力放M上，M现在以5次方变化。

不同代的转换器会看到一些共同的关系特性。一阶噪声整形器隐藏抖动的时间最长，从而将三次关系推进到~1/M ³ ，而四阶∑-Δ将获得~1/M ⁹ 的关系。抖动最多会降低1/M,，而这通常假定存在较强的宽带频率分量，而非关系1/(f ^N )。

等式2显示分子和分母中均有振幅，使振幅和SNR值之间无法实现良好的平衡。在衰减信号中，除了抖动外，热噪声开始限制动态范围，从而使SNR变差。因此，我们可以看到，如果通过新的精密ADC来实现足够低的噪声，精密ADC将在几乎所有应用（dc/地震应用除外）中受到抖动限制。

在前面的介绍中，我们确立了信号、总电压噪声和时钟抖动rms之间关系。SNR通过非常简单的等式2将这三者联系在一起。SNR是用于比较电路设计的一个很好的基准，但在实际应用中未必可行。在很多应用中，专门针对SNR的设计不够理想。因此，无杂散动态范围(SFDR)成为设计目标。在新的高精度系统中，可实现140dB甚至150dB的SFDR。

由时钟源导致信号失真的过程可以通过混合二者来检查。可采用FM调制理论分析频域。得到的快速傅立叶变换(FFT)频谱是时钟源频谱与输入信号频谱混合的产物。为查看我们的ADC如何受此影响，我们引入了相位噪声。抖动和相位噪声均描述相同的现象，但将根据应用首选一种。我们已经展示了如何在等式3中将相位噪声转换成抖动。在积分过程中，频谱的细微差别将丢失。

相位噪声密度图通常与时钟源设备和PLL规范一起提供。对于较低频率源，图4所示的曲线变得更少见，这些频率源用于当前的过采样转换器，但报告总抖动值（rms或峰值）。

图4. 100 MHz/33.33MHz 时钟发生器 AD9573的相位噪声密度 图。

通过斩波方案，可以强制电阻和晶体管元件在直流附近表现出相当平坦的噪声特性。没有等效的时钟斩波电路可用。

在转换高幅度AIN信号时，得到的FFT变为FM调制频谱，其中AIN充当载波，时钟边带与信号等效。请注意，相位噪声在FFT中不会受到频带限制，噪声在频带内表现为多个镜像混叠片段（参见图5）。

图5.近载波相位噪声确定主频带周围的FFT频带的幅度。

在精密ADC中，通常可以依赖相位噪声的自然衰减特性而不提供任何时钟抗混叠滤波器。通过向时钟源添加滤波，可以减少一些抖动—例如，在时钟路径中使用调谐变压器来表现出理想的频率响应。求积分频率的积分上限（等式3）并不容易确定。精密ADC数据手册未对此提供太多建议。在这些情况下，对时钟CMOS输入进行了工程假设。

精密ADC中更常见的问题发生在f _IN 频率附近，其中1/(f ^N )形状的相位噪声将使SFDR特性更差。大的A _IN 信号将充当阻塞器，这是一个在无线电接收器中更常用的术语，这里也适用。

旨在记录具有非常长捕获时间的高精度频谱时，由于时钟相位噪声频谱密度的性质，时间将受到很大影响。SNR和FFT图可通过缩短捕获时间（更宽的频率带）来改进。对于给定的FFT捕获，rms抖动应计为?频带的集成相位噪声。查看图5，可以很明显地看到这一点。

虽然这一技巧可以明显改善FFT和SNR曲线，但对观察阻塞器附近的信号没有任何帮助。FM调制等式的一个重要概括和简化是边缘高度与下面成正比：

延长单次FFT的积分时间是一项挑战，需要进一步捕获更多和更突出的相位噪声部分。我们需要考虑组合更长时间捕获的替代方式来改进这一点。

图6. 相位噪声向下混叠到基带。

出于实际考虑，应在f _BIN /2偏移频率下在单个点比较SSB曲线，以选取更好的源，获得干净的近载波频谱和SFDR。如果比较源以实现更好的SNR，则需要从f _BIN /2到超过fS（抖动别名）的3倍执行等式3中的积分。

无论何种架构和技术，前面所述都 适用于任何ADC。下面将讨论特定技术带来的挑战。抖动依赖性最突出的示例之一是∑-Δ型ADC。离散时间和连续时间调制器之间的差别在抗抖动性方面有很大差别。

连续时间和离散时间∑-Δ型ADC不仅受到与采样相关的抖动的影响，其反馈环路也可能受到抖动的严重干扰。离散时间和连续时间调制器中DAC元件的线性度是实现高性能的关键。通过与运算放大器(opamp)并联可以直观地了解DAC的重要性。如果设计一个增益等于2的电压放大器，那么电路设计人员通常首先会考虑使用一个运算放大器和两个电阻。如果不是极端外部环境，图7a中所示的电路就符合要求。在大多数情况下，电路设计人员不需要了解运算放大器就能获得很好的性能。设计人员必须选择匹配良好且精度足以获得正确增益的电阻。为了减少噪声，电阻必须很小。在热性能方面需要考虑热系数匹配。

图 7. 运算放大器与 ∑-Δ 型 ADC比较。

请注意，这些依赖因素都不是由运算放大器决定的。对于这种电路操作，运算放大器不理想的影响并不重要。没错，输入电流或容性负载可能影响大。需要检查压摆能力，因为如果带宽不受限制，可能要考虑噪声影响。但是只有在选择正确电阻而未影响性能的情况下，才能解决这些问题。在∑-Δ型AC中，反馈比两个电阻更复杂—在这些电路中，我们使用DAC代替电阻执行相应功能。当电路的其余部分以类似于运算放大器电路的方式获得环路增益，DAC做法中的缺陷就会很不利。

ADC采用元件混搭(shuffling)或校准，这提供了一种处理DAC元件不匹配的方法。这些混搭或校准会将错误转移到高频率，但也会使用更多的定时事件，并可能增加与抖动相关的性能下降。最终造成噪底受到抖动影响污染的情况，从而降低噪声整形的有效性。因为调制器可以采用不同的DAC方案以及它们的混合，例如归零和半归零。深入研究这些方案进行分析和数值模拟超出了本文的范围。

关于本文中的抖动，我们将通过图示形式简化。由于ADC环路内存在抖动依赖性问题，一些新型设计将在芯片上提供具有适当相位噪声量的倍频器。虽然这会省去系统设计人员的大部分工作，但请注意，倍频器仍然依赖于良好的外部时钟和低噪声电源。在这些系统中，应考虑查看PLL文献，了解对观察到的相位噪声的潜在威胁。图8显示不同DAC的抗抖动性能，显示离散时间DAC运行时影响极小。

图8. 离散时间 DAC 在某种程度上抗抖动，而在连续时间DAC中，窄脉冲将对抖动性能具有显著的影响

现代连续时间∑-Δ型设计包括板上PLL。由于在与无源元件一致的情况下仔细调整时序，因此它们不提供各种时钟速度。可采用某种人工方式扩大ADC转换率的选择范围，这种方法采用采样率转换的方式。采样率转换虽然具有数字电路的优点，但会增加功耗，不过这些代价仍使它值得成为高度调谐的模拟电路的替代方案。ADI公司的许多ADC都提供采样率转换选项。