就在明天！CadenceTECHTALK: Via modeling and optimization
随着 SERDES 链路速率的不断提高，意味着上升沿时间的不断减少，从而导致反射带来的影响逐渐加剧。VIA 作为反射较为严重的位置，SI 工程师需要对高速 VIA 进行参数优化，以保证链路的较优性能。但是如何在前仿和后仿的过程中对 VIA 的参数进行建模？如何挑选合适的参数？如何在 layout 工程师和 SI 工程师之间进行参数的传递？
请不要错过本次线上研讨会，了解 Cadence High Speed Structure Optimization（HSSO）的机会，我们将提供高速过孔前仿后仿的建模优化解决方案，并且我们使得 layout 工程师和 SI 工程师之间的交流更加可靠。
在本次线上研讨会中，我们的专家将讨论：
-
设计结构迫使您需要了解高速过孔优化的重要性
-
常见的影响高速 VIA 性能的因素
-
Cadence 如何在对 VIA 的前仿以及后仿的流程后仿给您提供帮助
-
Cadence 如何让 layout 工程师和 SI 工程师进行可靠的数据交流
会议就在明天！赶紧报名参加，与 Cadence 的专家探讨 Cadence 解决方案！
►►►
会议时间：
2022 年 6 月 1 日
14:00 - 15:00（北京时间）
►►►
在线注册 ：
请用微信 扫描二维码 ，
或点击“ 阅读原文 ”完成在线报名
►►►
演讲人简介：
Cadence 期待您的到来！
关于 Cadence
Cadence 在计算软件领域拥有超过 30 年的专业经验，是电子设计产业的关键领导者。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向消费电子、超大规模计算、5G 通讯、汽车、移动、航空、工业和医疗等最具活力的应用市场交付从芯片、电路板到系统的卓越电子产品。Cadence 已连续七年名列美国财富杂志评选的 100 家最适合工作的公司。如需了解更多信息，请访问公司网站 cadence.com。
© 2022 Cadence Design Systems, Inc. 版权所有。在全球范围保留所有权利。Cadence、Cadence 徽标和 www.cadence.com/go/trademarks 中列出的其他 Cadence 标志均为 Cadence Design Systems, Inc. 的商标或注册商标。所有其他标识均为其各自所有者的资产。
点击“阅读原文”了解更多
京公网安备 11010802033920号