成熟的PCIe 6.0 IP可极大降低复杂系统开发难度

人工智能/机器学习（ML）应用的变革以及企业工作负载加速迁移至云端的趋势，持续推动数据流量前所未有的增长。为了应对未来对数据带宽的需求，PCI-SIG 于2019 年发布了 PCIe 6.0，将数据传输速率翻倍至 64GT/s。最终版 PCIe 6.0 标准已于 2022年1月正式发布。

图1：IO 带宽增长预测和 PCIe 标准的演化

将 I/O 带宽从 PCIe 5.0 的 32GT/s 翻倍至 64GT/s 给信号完整性（SI）带来了巨大挑战。PCIe 向后兼容的需求必须持续支持 PCB、连接头和扩展卡等传统通道。数据速率为 32GT/s 且采用不归零制（NRZ）编码时，传统通道的插入损耗总和在奈奎斯特频率（16GHz）下可达到36dB以上；当速率提升至64GT/s NRZ 时，奈奎斯特频率翻倍至 32GHz，通道的频率相关损耗将增加到 70dB 以上。如此的全通道信号损失将令噪音完全无法识别，传输的数据将无法被有效还原。

将信号调制模式从非归零编码（NRZ）改至四电平脉冲幅度调制（PAM4）是 PCIe 6.0 克服通道信号损失挑战的方法。

PAM4 是一种多电平信号传输技术，每个单位时间（UI）传输2比特，而 NRZ 每个单位时间仅传输1比特（见图2）。采用 PAM4 信号调制技术的PCIe 6.0 每个 UI 可以传输2比特数据，数据速率在奈奎斯特频率不变的情况下增加一倍，成为 PCIe 6.0 的一大优势。通道损失也因此与 PCIe 5.0 一样可控。

然而，升级至采用 PAM4 信号调制的 PCIe 版本还需要解决一系列挑战，并应对因此导致的复杂性上升。幸运的是，Cadence 对 PAM4 并不陌生。早在 2017 年，Cadence 就通过对 Nusemi 公司的收购开始研发112Gb/s 的 PAM4 技术。

今天，Cadence 已经是多个先进 FinFET 节点下 112G/56G PAM4 SerDes IP 的领先供应商，客户使用我们的 IP 已经开发出多项成功的芯片设计。

PIPE 到控制器的接口也升级到了 6.0 版本，延迟进一步降低。

PCIe 6.0 标准引入了流控制单元的概念（FLIT），与 PAM4 所需的前向纠错（FEC）高效协同，为采用最常见配置的主流负载提供更低的延迟。

PCIe 前代版本通过动态链路带宽和低功耗状态实现节能。但在此过程中，动态链路带宽会干扰数据流的传输。PCIe 6.0 采用全新的低功耗状态 L0p，可在不干扰数据流的前提下允许功耗相对带宽的按比例调整。

图3：Cadence 的 PCIe PHY 和控制器解决方案

Cadence 致力于引领行业采用最新的 PCIe 6.0 标准，用 PCIe 6.0 IP 解决方案应对前沿领域快速变革的技术需求。

过去 20年，Cadence 一直是 PCIe PHY 和控制器的领先供应商。采用 Cadence 领先的 PAM4 技术以及经过验证的112G/56G PAM4 以太网 PHY IP，结合在 PCIe 领域深厚的经验，Cadence 致力于为市场提供最先进的 PCIe 6.0 PHY 和控制器 IP。