高速I/O电路IBIS/AMI建模与验证-培训课程

各有关单位：

由上海乐麸教育科技有限公司、上海张江创新学院联合主办的“高速I/O电路IBIS/AMI建模与验证”培训课程，特邀请楷登电子科技(上海)有限公司(Cadence)的主任工程师-秦祖立和全球IBIS/AMI建模专家、IBIS技术论坛副主席、IO Methodology Inc公司的创始人- 王力群( Lance Wang)先生两位业界IBIS建模专家担任这次课程的授课老师。

       此次精心设计的理论与实践相结合的培训课程，旨在为电子产品系统厂商、集成电路、芯片设计公司、高校及研究院所、高速I/O及IP供应商等的IBIS建模与验证工程师、系统硬件工程师、信号完整性工程师等IBIS模型的创建者、使用者与应用工程师，提供一套系统的IBIS建模与验证方法和流程，结合10个目前主流的高速并行I/O(DDRn/LPDDRn/eMMC/SDIO  /GPIO)、串行I/O(MIPI/HDMI/LVDS/USBx/SerDes)接口的IBIS建模与验证案例，让学员快速掌握主流高速I/O电路原理与接口规范、SPICE网表的编辑与调试、IBIS语法与规范、主流芯片封装(QFP/QFN/LGA/FBGA /PBGA /FCCSP/FCBGA/FOWLP/SiP/PoP等)的RLC参数提取方法、业界最常用的两个IBIS建模EDA软件-基于表格式配置与基于GUI电路图形的建模流程与方法，全芯片级IBIS模型的创建、IBIS模型质量检查Checklist和精度校验以及IBIS-AMI算法接口模型的原理和建模方法等。

通过对这些技术问题的深入讨论与适用技能培训，将有助于快速提升工程师或相关技术人员的IBIS建模与应用能力，确保IBIS模型的精度与质量，以利于集成电路设计企业以及电子产品系统开发厂商更准确地验证与预测高速接口的信号完整性与电源完整性，在芯片Tape-out之前根据仿真分析的结果，优化与修改I/O设计或芯片设计，确保最终电子产品整机的电性能与可靠性，加速产品的上市，提升企业产品的竞争力。同时主办方将建立IBIS建模技术交流群，以利于促进电子产品系统厂商、集成电路与半导体产业生态圈的同行之间更好地合作与交流。

现将有关事宜通知如下 ：

主办单位

上海乐麸教育科技有限公司

上海张江创新学院

参加对象

课程面向相关电子信息与集成电路企业（包括集成电路芯片设计公司、电子产品系统厂商、高校及研究院所、高速I/O及IP供应商、IC晶圆代工厂、封装和组装厂以及有关EDA软件公司）的高管、技术主管、I/O设计工程师、电路工程师、信号完整性工程师、系统硬件设计人员、封装设计工程师以及项目主管、业务经理等，以及广大科研机构的研究员、大学教授以及相关行业市场研究人员与VC投资者。

课程 PPT为中英文，授课为中文。

课程安排

培训时间： 2016年 4月 08 - 9日（2天）

培训地点： 中兴和泰酒店 二楼会议厅

        上海市浦东新区张江高科技园区科苑路866号

课程体系：

1)理论与方法学集中授课： 

2016年4月08日-09日(共二天)，老师将系统讲授IBIS建模与验证的方法学与流程，高速并行与串口接口IBIS建模与验证案例演示。

2)课后云端项目案例实训：

2016年4月15日-7月15日(共三个月)，课后给每个学员提供云端服务器登录账号，学员根据项目实训手册，EDA软件(基于表格式配置、基于GUI电路图形、封装RLC提取以及SPICE仿真引擎)及项目数据database,完成10个高速并行接口与串行接口的项目案例的建模与验证，授课老师提供技术支持与答疑。

3)培训班结束后，将颁发上海乐麸教育“高速I/O电路IBIS/AMI建模与验证”技能证书。

参加培训者可推荐参加国家“软件和集成电路人才培养计划”评选。

培训费用

本次课程培训费 4000元/人（含授课费、场地费、资料费、培训期间午/晚餐、证书以及纪念品），学员交通、食宿等费用自理（开课前将提供相关协议酒店信息供选择）。请于2016年 3月 30日前将课程培训费汇至如下银行账号。

户   名：上海乐麸教育科技有限公司

开户行：中信银行上海张江支行

帐   号：8110201013300125043

报名方式

请各单位收到通知后，积极选派人员参加。

报名截止日期为 2016年3月30日

联系人：班可可                      

加QQ：416000888  获取回执表

电   话：13174190103

Email  : 416000888@qq.com

附件：

1. 课程介绍

2. 课程大纲

3. 专家简介

附件1：课程介绍

IBIS(Input/Output Buffer Information Specification)模型是基于电流-电压(I-V)曲线和电压-时间(V-T)曲线描述I/OBuffer的输入/输出行为特性的I/O电路快速准确建模的方法，其目的是提供一种集成电路芯片设计制造厂商与电子系统设计厂商之间对芯片I/O电路模型交互的标准方法。

采用SPICE模型进行PCB板级和系统级信号完整性(SI)分析时，需要集成电路设计和制造商提供能详细准确描述集成电路I/O单元子电路的晶体管级(Transistor level)电路模型和半导体特性的工艺制程参数。由于这些资料通常都属于设计者和制造商的知识产权和机密，所以只有非常少的半导体设计制造商会在提供芯片产品的同时提供相应的加密SPICE模型。有的半导体设计制造商在向外界提供SPICE模型时，常常会对一些涉及到知识产权的部分进行‘清理’，这样也会导致仿真结果的不准确。此外应用SPICE模型进行高速串并行总线接口的SI分析时往往仿真时间非常长(几天或一周以上)，尤其对于复杂的PCB板级系统，SPICE仿真还需要消耗高达数百GB甚至上TB的计算机内存资源，要想在短时间内(数小时或1-2天)得到初步的仿真结果，根本上不可能。SPICE仿真对计算机硬件资源也提出了苛刻的要求。  

IBIS是一种行为模型，它不是从要仿真的元件的结构出发定义的，而是从元件的行为出发定义的。IBIS模型不对电路的具体结构进行描述，而只是采用I/V和V/T表的形式来描述数字集成电路I/O单元和引脚的特性。半导体厂商很容易在不暴露自己的知识产权的同时为客户提供这种模型。由于IBIS模型的方便、快捷，以及具有必要的精确度，业界绝大部分芯片设计厂商都已经意识到IBIS模型的重要性，并且将IBIS模型作为芯片标准交付文件的一部分，与芯片数据手册，应用笔记，系统设计指南等一起，提供给系统厂商客户，用于客户自己的板级系统的信号完整性与电源完整性等电性能指标的验收分析。

本培训课程针对当前高速设计领域I/O设计工程师、电路工程师、信号完整性工程师、系统硬件设计人员以及项目主管在开发和验证高速接口中面临的：如何用正确的方法创建高精度、高质量的IBIS模型、如何验证IBIS模型(I/V和V/t曲线的单调性、Duty Cycle、Overclocking等)、实际PCB板级系统中IBIS的应用与模型选择、IBIS模型信息缺失、模型中关键字定义不明、信号眼图质量难以验收等现实困难，采用循序渐进、理论与实践相结合的方式，讨论与分享主流I/O接口的原理实现、规范定义、行为级IBIS模型的创建原理和验证方法，以及全芯片、全封装IBIS模型文件的提取方法，并全面阐述最新的IBIS规范定义、IBIS-AMI算法模型接口和主流的AMI算法原理，并通过多个实际项目案例逐一演示IBIS模型的创建过程，帮助学员快速掌握各种主流I/O接口的IBIS建模技术，最后通过分享在IBIS建模过程中经常遇到的工程问题及对应的解决思路和方案，进一步提升学员的建模技能，从而在实际工作中，确保所提供的IBIS模型的精度与质量符合高速接口系统验证的要求。

IBIS (I/O Buffer Information Specification),

as  an  international  behavioral  buffer model

standard, is popular to be used for High-Speed

digital system designs since 90’s. It  is not only

provided a standard portability format for cross 

EDA simulation tools but also performance,sec

-urity and accuracy for computing, network and

mobile device designs.

This class will cover some practical topics

for IBIS  model  development,  validation and 

simulation.  It includes IBIS Standard basics in

-troduction, How to develop high-accuracy , 

high-quality IBIS buffer models, IBIS buffer mo

-del validation techniques as well as IBIS AMI 

model introductions.

In this class, we will also go over the IBIS 

simulation settings as well as the live demo us

-ing leading IBIS development tool for IBIS de

-velopment.

附件3：授课专家介绍

1秦祖立 

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秦祖立先生2010年10月加入高速设计信号与电源完整性EDA工具领导厂商Sigrity（于2012年7月被Cadence Design Systems公司收购），先后担任高级产品工程师和应用工程师，负责国内核心客户（如海思、展讯、长电、VAS等）的重点项目推进支持，并承担多个与无晶圆设计公司之间的设计服务项目（包括某平板芯片DDR3接口的SI/PI验收分析、高功率服务器级CPU芯片的时序验收和封装优化分析、某手机通讯方案的参考设计套件开发、USB3.0接口的AMI算法模型开发等），并参与Cadence的I/O晶体管电路到IBIS模型转换工具的需求开发和验证；目前负责帮助核心客户搭建全链路（芯片-封装-系统）电源完整性分析流程和创建高速SerDes接口的AMI算法模型及全芯片IBIS模型；在过去的4年时间里，为超过100个国内外客户的IBIS模型创建与验证提供技术支持，积累了丰富的建模案例与经验。  

秦祖立先生在半导体及高速设计SI/PI仿真分析领域拥有超过10年的工作经验，具有扎实的电磁场理论、信号完整性与电源完整性基础、并具有丰富的从芯片到封装和系统的建模仿真以及Spice网表编辑与调试分析经验。在加入Sigrity之前，秦祖立先生分别在Apache Design Solutions和ASML担任多年资深研发，负责开发芯片级IR-Drop/SSO/EMI仿真分析和光刻工艺仿真分析软件，在芯片设计及工艺流程、先进封装设计优化与工艺流程、PCB板级系统的高速串并行接口的信号完整性验收分析、电源完整性分析与优化等领域有深刻认识。秦祖立先生也多次作为IBIS论坛的演讲嘉宾，分享Sigrity/ Cadence在IBIS技术演进领域最新的成果。

秦祖立先生于2005年毕业于浙江大学信息学院并取得硕士学位，作为《Cadence高速电路设计》一书的核心编著成员，以深入浅出的语言，理论结合实践阐述全链路电源完整性的分析方法和工程经验，获得读者一致好评。

2王力群

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王力群先生是全球IBIS/AMI模型的建模专家，以及IO Methodology Inc.公司的创始人、董事长兼CEO, IO Methodology是一家全球最早开发出基于界面GUI化、最方便、最易用的IBIS建模与验证工具的EDA公司。全球的著名半导体公司包括：三星电子 (Sumsung)、德州仪器 (TI）、美光电子(Micron)、莱迪思(Lattice）、Atmel 、海思 (Hisilicon) 、Semtech 、展讯 (Spreadtrum) 、Novatek 、HiMax 、Winbond等都是IO Methodology产品的客户以及IBIS建模方法的用户；此外 IO Methodology 还是ST Microelectronics、Aragio Solutions等知名公司提供IBIS建模服务的供应商。

 自从2005年，王力群先生一直作为IBIS技术论坛的副主席，负责主办与协调国际IBIS会议，并推动IBIS标准与相关技术应用的发展。在过去的10多年时间内，王力群先生在DesignCon

、IEEE、SPI以及JEITA国际技术会议上有超过20篇有关IBIS建模与验证的技术论文与演讲，在2006年作为发起人之一，提出了IBIS AMI 模型规范。

王力群先生在创立IO Methodology公司之前，2000年-2007年期间，曾在Cadence美国工作过7年，是Cadence PCB SI 产品的建模专家与产品经理，还在GSI Lumonics 与 Connection Technology公司担任过系统设计工程师，以及Motorola中国担任过技术服务经理。

       王力群先生，在1985年毕业于上海科技大学，获得微波与电磁场专业学士学位；在1995年他移民到美国后，先后参加了在麻省理工大学(MIT),波士顿大学（BU）以及纽约理工大学(NYPI)高校的计算机工程与MBA的项目课程并取得硕士学位。