晶圆级封装的前世今生

最新更新时间：2020-06-09

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来源：内容摘译自HETEROGENEOUS INTEGRATION ROADMAP，作者：HIR，谢谢。

编者按

本章的目的是提供晶圆级封装(WLP)的简要概述，包括晶圆级芯片级封装(WLCSP)和扇出封装，作为这些技术未来发展路线图的背景。我们在本文中不打算给出详细的历史，也不详细描述与这些技术相关的所有可能的架构、过程和材料。关于WLCSP和扇出技术的更详细的信息可以在关于这个主题的各种文章和书籍中找到。

在本文中，我们试图回顾WLP技术迄今为止的发展，并展望未来的需求和挑战。

背景介绍

晶圆级封装（WLP）于2000年左右问世。在此之前，大多数封装工艺都是机械加工，例如磨削，锯切，焊丝等。封装工艺步骤主要在裸片切割后进行，如图1的简化处理流程所示。

图1.传统封装流程

WLP是wafer bumping的自然延伸，自20世纪60年代起IBM就开始使用这种技术。主要区别在于使用大焊球的pitch比传统凸裸片的pitch大。与以前的封装不同，几乎所有的封装过程步骤都是以晶圆的形式并行完成的，而不是图1所示的一系列步骤。图2显示了一个简化的示例。

图2.晶圆级封装工艺流程

在WLP中，由于裸片本身成为封装，因此它是可以制造的最小封装。由于其体积缩小的能力，已经被广泛应用于小型移动应用中。最早的版本是简单的焊接球放置在特殊的UBM（Under Bump Metallization），使裸片垫可焊。然而，随着设备复杂性的增加，有必要添加金属重布线跟踪层（metal redistribution trace layers），以便将焊球从各自焊盘上移开。随着WLP的规模和复杂性的增加，这些重布线层（redistribution layers ：RDL）成为了规范。WLP仍然是单裸片解决方案，并且开发了新的工艺、材料和架构，从而允许在现有焊球之间的裸片下侧至少安装一个额外的减薄裸片。这成为第一批“异构”WLP之一，如图3所示。

图3.WLP与第二个裸片安装在底面

随着TSV（Through Silicon Via）技术在3D应用中的发展，所谓的“Via last”工艺被用来将裸片顶部连接到通常位于裸片底部的垫片（pads）上。MEMS行业已经使用此过程将逻辑或模拟裸片安装在MEMS裸片之上，反之亦然，如图4所示。这成为了WLP异构集成复杂性的另一个级别。

图4.具有TSV的WLP，用于双面连接

然而，封装的物理面积仍然局限于实际的裸片尺寸，并且随着晶圆节点的进步，和几何尺寸的缩小，裸片本身的尺寸可能会减小。这就造成了一个两难的境地——如何将焊料球放置在WLP所需的更大的pitch上。尽管我们现在所说的“扇出”封装早在1983年就已经被概念化并处于不同的发展阶段，但有多家公司正在开发我们现在所说的“扇出”的不同版本。

回到当时，主要的两个商业竞争者是摩托罗拉/飞思卡尔（后被NXP收购）及其基于集成电路重分布封装技术（Reconstituted Chip Package：RCP）和英飞凌及其嵌入式晶圆级BGA（Embedded Wafer Level BGA ：eWLB）。这两种方法产生了相似的封装架构，尽管在处理过程中存在差异。RCP还包括一个铜框架层，该铜框架层与裸片一起嵌入模具化合物中，作为最终用户组装后TCE与电路板不匹配的潜在接地层和稳定器，如图5所示。

图5. WL扇出封装流程

英飞凌在2009年初将嵌入式晶圆级BGA（eWLB）投入批量生产。这两种工艺都是标准晶圆级芯片级封装（WLCSP）工艺的延伸，其中“晶圆级”工艺是在塑料模压重组（plastic molded reconstituted）晶圆上进行的，而不是标准硅片。该裸片首先被单独地嵌入在塑料模（mold compound）的五个侧面，使裸片垫的一面暴露出来。然后，模压“重组”晶圆以与WLCSP类似的方式进行加工，并对材料、设备和工艺进行修改，以适应模压晶圆的可变性。与WLP流程的相似性如图6所示。随着额外的模制面积，最终的封装变得比裸片大小的WLCSP更大。

图6. WL扇出封装流程

尽管卡西欧（Casio）在2006年将其EWLP封装描述为“扇入/出封装”，但直到英飞凌开始将其eWLB封装描述为“扇出WLB”，该术语才被普遍用于描述重新构建的晶圆封装。“扇出”一词在封装行业得到了广泛的认可。英飞凌选择使用这个术语很有趣。

之前，在eWLB技术的专利中，他们是这样描述之前的所有封装的:“因此，电路单元的传统封装或外壳采用了所谓的‘扇出设计’”。他们在技术上是正确的。在现实中，唯一不“扇出”相互连接的封装是WLCSP，因为它是裸片大小，并且只能向内扇出。

第一个量产的eWLB是一个单裸片封装，结合了基带、PMIC和RF特性。裸片尺寸为5x5mm，采用8x8mm扇出封装，介于183和217个焊球之间。示例如图7所示。

图7.早期的英飞凌eWLB基带扇出

早期批量生产的扇出封装是单裸片产品，I/O计数相对较低，线和间距为15微米或更大。在早期，扇出被认为是一种相对较小的封装和低I/O计数的封装技术。2016年，两款高密度、更复杂的扇出产品上市。体积较大的扇出产品是台积电的集成扇出(InFO)组件，最初使用时是一个约15mm x 15mm的扇出PoP，带有1300多个焊料球。这个技术最初被应用到苹果的A10处理器上，并在其上装配了一个标准的DRAM存储器封装，如图8所示。

图8：台积电的InFo封装

ASE发布了第二种高密度扇出产品，称为衬底上扇出芯片（FOCoS），它是安装在BGA衬底上的扇出复合裸片的混合组合，如图9所示。

图9. ASE的扇出基片芯片（FOCoS）

InFO和FOCoS都是多裸片封装。因此，两者都是具有高I/O计数和精细跟踪几何图形的异构集成封装的新形式。

InFO组合了一个扇出底部封装和一个通过InFO扇出连接安装在顶部的标准顶部DRAM，使其成为一个3D连接封装。把InFo投入到高容量生产中并应用到手机中，这实际上重新激起了人们对扇出技术的兴趣。它向业界表明，高密度扇出是一种可行的和成功的替代传统异质封装的方法。

FOCoS产品将两个大的裸片组合成一个32mm x 25mm的扇出 bumped die,，而不是一个独立的封装。该扇出代替了用于将两个大型I / O数量大的裸片互连的插入器解决方案，从而降低了成本。FOCoS是用于网络和服务器应用程序的专用产品，产量较低，但RDL密度很高。这两个扇出封装均包含3个RDL层，其复杂度比以前的生产扇出封装高得多。自2016年以来，扇出已演变为具有多种工艺变化的更复杂的架构。尽管最初的批量生产扇形是以圆形晶圆形式制造的，但多家供应商已经开始发展矩形面板形式，试图降低制造成本。

（一）发展先进封装的必要性

我们的行业正处于深刻而令人振奋的变革的尖端，数字化转型、移动性和连接性正在进一步扩展到新市场，而技术正在融合，以将越来越多的应用带入性能更高、外形更小巧、功耗更低的小型智能设备。半导体行业正在打破记录；因此，考虑到全球大趋势推动的新应用的爆炸性增长，例如环境意识、新兴市场的增长和城市化、医疗和福利、连接性、移动性，增强的用户体验和人工智能，如图10所示。

图10.全球大趋势对半导体的影响

在过去的60年里，计算和封装的趋势有了显著的发展，从第一个晶体管和通孔封装到我们今天使用10nm技术的先进系统——节点制造和各种先进封装平台，解决了单裸片和多裸片封装的问题。

半导体领域的重大技术进步主要是由摩尔定律和扩展技术节点推动的。随着个人计算机的发展，性能最初是最主要的要求，随后是互联网，然后是移动应用程序。现在，小型化和降低成本的需求以及提高性能已成为关键的驱动力。随着连接性，物联网，人工智能以及跨多个市场的各种新应用的增长，需求的复杂性将继续增加。使用相同的传统摩尔定律，驱动和开发下一代设备已开始面临各种挑战，从更大的芯片尺寸到增加的开发时间和成本，业界寻求替代架构和先进集成技术的原因。

虽然摩尔定律的进展仍在继续，主要是在技术扩展方面，而不是成本方面，但行业的注意力已经开始扩展到摩尔定律和异构集成之外，以满足不断增长的需求，如图11所示。

图11.计算和市场需求演变[3]

异构集成可以带来几个主要好处和可观的附加价值，从更小的形式因素、更高的性能和更快的上市时间，到更低的成本和更大的灵活性。由于这些好处，异构集成的应用程序已经扩展到跨多个细分市场的各种应用程序中，如图12所示。今天，异构集成可以在传感和MEMS模块、逻辑和内存集成、RF和FEM模块、无线连接包和电源管理系统中找到，应用于移动、物联网、汽车、医疗、高性能计算和数据中心以及航空和国防细分市场。

图12.异构集成的好处和应用[3]

异构集成(HI)支持将两个或多个活动裸片组与不同的技术以及无源组件集成在一个封装中，它可以带来一些好处，以解决行业的摩尔定律限制，如图13所示。通过将设备分开生产，再使用各种先进的封装平台进行封装，可以保持降低成本的趋势，同时在产品开发和制造过程中带来更多的灵活性。设备可以在其最优的技术节点和基础设施上生产，从而减少开发成本和开发所需的时间，并将新系统和产品推向市场。与传统的单裸片封装相比，这种集成技术提供了更高的性能、更小的形状因子和更低的功耗。

图13.从2D SoC集成到异构集成

从嵌入式技术到晶圆级封装，使用器件堆叠的倒装芯片和基于3D IC的技术以及通过硅通孔互连的各种封装平台均可用于异构集成。

图14.先进的封装平台.WLP包括扇入和扇出方法，是本章的重点[5]

图14中的大多数封装平台都是从单裸片封装和二维（2D）集成开始的。随着I/o数量的增加和对功能需求的增加，这些平台进一步发展为解决多裸片和三维（3D）集成。本章将重点介绍晶圆级封装，包括扇入和扇出封装平台，如图14所示。

在晶圆级封装中，裸片仍以晶圆形式进行封装，既可以单独封装也可以与其他裸片或其他组件（如分立的无源器件）或功能组件（如MEMS或RF滤波器）组合在一起。这允许使用异构集成来生产晶圆级和面板级封装。尽管按照定义，WLP过去一直使用直径为200mm或300mm的圆晶片形式生产，但多家供应商正在将类似的制造方法扩展到矩形面板形式。这样，不仅可以在晶圆级基础架构（晶圆级封装或WLP）上，而且可以在面板级基础架构（面板级封装或PLP）上制造异构封装。

（二）先进封装的分类

扇出型技术主要可以分作三种类型：芯片先装/面朝下（chip-first/face-down）、芯片先装/面朝上（chip-first/face-up）和芯片后装（chip-last）。这些基本结构已扩展为包括许多变体，随着各种变化的出现，最终用户越来越难以理解它们之间的差异，以及它们各自的优缺点。扇出的每个供应商都有自己的一套架构，具有可能不同的材料组和工艺流程，以及用于区分自己的术语。这使得最终用户不仅要选择封装架构，还要能够为任何定义的架构提供第二个源，这是一个重大的挑战。这可能会对大量实施产生负面影响。

对于WLCSP来说，在近期内有几个挑战。硅技术节点的发展，随着WLCSP尺寸的增大，可靠性和芯片封装交互（CPI）面临着更大的挑战。这不仅是可靠性性能，而且是WLCSP制造后在后续过程中可能出现的不利影响。这包括运输和搬运，以及最终组装到电路板上。人们越来越关注在WLCSP周围以模具型化合物的形式添加五面或六面保护，以为制造后的工艺提供额外的保护。

随着技术节点的发展，WLCSP面临的另一个挑战是分割（ singulation）。WLCSP的最常见的裸片分割方法是机械锯（mechanical saw ）和激光刮削（laser skiving）。但是，机械锯过程会以侧壁上的小裂纹形式产生一定程度的机械损坏，这些裂纹会进一步传播到裸片架构中并导致器件故障。挑战在于开发一种经济高效的大批量裸片分割方法，该方法在加工过程中造成的损坏最小。即使采用扇出式封装，仍然存在因分割而引起的任何损坏，不过隐藏在模具化合物中。模具化合物可以提供支撑，并可以帮助防止进一步的裂纹扩展，但是它仍然存在。因此，分割对于所有形式的WLP结构都很重要。

当前的扇出产品主要以300mm晶圆格式生产，但是随着我们转向更大的面板尺寸，每个面板的大量裸片可以限制谁从面板处理固有的低成本架构中受益。在矩形面板和圆形晶圆之间，每个面板的裸片比例很容易达到5：1。如果面板上的所有裸片均一，那么面板扇出的主要受益者是那些具有足够高的体积要求的客户，这些客户可以完全支持在更大的面板上运行其产品。因此，其中一个挑战是如何利用更大的面板来使较小的客户受益。一种方法是对面板进行分区，然后在同一面板上组合不同的裸片。这将要求所有制程在一个面板中容纳不同的裸片尺寸，更麻烦的是像成像和电镀之类的过程，在测试和后端处理中还会产生其他问题。

随着使用WLP技术处理的产品的复杂性的增加，将会出现更多的挑战，需要创造性的工程来解决这些问题。

如下图所示，有几个关键因素推动晶圆级封装技术的发展。

图15：WLP的市场驱动力

其中Fan-in主要应用于移动市场（占其市场的90％）；Fan-out则除了90％的移动市场外，在高端市场（网络）中有更多的应用趋势，因为它具有解决更多I / O数量和更大容量的能力封装尺寸；它还提高了可靠性，并增强了使用PoP和SiP异构集成进行3D集成的能力。

图16：晶圆级封装的主要市场、驱动力

其中，WLCSP是第一代被推向市场的晶圆级产品。现在WLP技术（Fan-in WLP），无论是带有或者不带有RDL，都已经成为了一个能被应用到多样化场景的成熟技术。

图17：使用WLP的异构集成

过去的带有Fan-in设计的WLP拥有I/O数量更少、die size较小、功耗较低等特性，而现在，WLP已经通过了JEDEC的可靠性标准，I/O已经超过400，且具备能够满足应用到PMIC的电流需求。这种产品主要应用到对尺寸和便携有更高需求的消费电子市场。展望WLP市场的发展趋势，当中包括了微WLP技术提供具有成本效益的，带有多层RDL的rerouting和改进的设计和仿真工作的工具。

随着TSV、IPD、chip-last Fan out和MEMS封装技术的引入，WLP产品使用的集成方案可以在很多应用中使用（如图17），这些封装也为WLP开辟了新的机遇。在封装领域，WLCSP在2000年左右开始大批量生产，当时的封装主要局限在单芯片封装。而第一种可商用的大容量扇出封装技术是英飞凌于2009年开发的eWLB，这同样是一个单芯片封装。根据其特性，WLSCP并不能集成太多的元器件。

图18：简单的单die

也许WLCSP集成首次使用的可能是将薄的倒装芯片die正面朝下安装在下面的WLCSP。如图19所示。随着TSV技术的发展，WLCSP迎来了新的方向。

图19：die被装在下面的WLCSP

晶圆级封装的发展历程

晶圆级封装（WLP）被定义为一种技术，在这种技术中，所有的IC封装过程步骤都是在器件分离前仍处于晶圆结构中进行的。最初的WLP设计要求所有封装IO终端连续放置在芯片轮廓内（扇入设计），以产生真正的芯片尺寸封装。这种架构构成了一个扇入式（fan-in）晶圆级封装，对一个完整的硅片进行顺序处理。从系统的角度来看，使用这种架构，对WLP复杂性的限制是可以在芯片下放置多少I/O，并且仍然有板设计可以rounting。当传统封装（如引线键合或倒装芯片键合）不能满足尺寸持续减小、IC工作频率增加和成本降低的要求时，WLP可以提供一种解决方案。

然而，有一些已经上市的产品并不适合使用这种标准的WLP结构进行生产。这些新封装被称为“扇出”WLP。

它们是通过将单个裸片放入与典型硅片具有相同形状因子的聚合物或其他基体材料中进行加工的。这些“重组”的人造晶圆经过所有与“真实”硅片相同的加工过程，最后锯成单独的封装。裸片在基体中隔开，使得每个放置的裸片周围都有基体材料的周长。这些嵌入式设备可以有重布线层（RDL），设计成扇出到比原始裸片更大的区域。这使得标准的WLP焊料球间距可用于面积太小而不允许这种I/O模式的裸片，而无需将裸片“增大”到更大的尺寸。随着这项技术的实施，不再只有完整的硅片可以被加工成“WLP”，而是晶圆形式的混合硅/其他材料矩阵，现在也可以松散地归类为WLP产品。

WLP技术包括晶圆级芯片封装(WL CSP)、扇出晶圆级封装、MEMS器件上的晶圆封装和thin film capping、带通硅Via (TSV)的晶圆封装、带集成无源器件(IPD)的晶圆封装以及具有细迹和嵌入集成无源器件的晶圆封装。有晶圆对晶圆堆积技术和裸片对晶圆结合，将支持堆叠裸片WLP的未来产品，以减少尺寸和成本。虽然这些技术中的许多仍处于开发阶段，但它们代表了解决成本和功率水平降低以及未来消费品的性能和/或尺寸挑战的解决方案。

图20：WLCSP硅通孔，用于双面安装

扇入晶圆级封装仍然是一个非常重要且稳定的平台。如图21所示，扇入的晶圆级封装占总封装数的16%，占整个晶圆市场的4.4%，占半导体总收入的1.5%。

图21：扇入型封装市场

扇入WLP正在不断发展并吸引着新的应用。移动市场仍然是扇入式WLP的主要推动力，90%以上的扇入封装存在于手机(特别是智能手机)和平板电脑上。此外，WLP还被认为适合于其他应用，比如在物联网和可穿戴设备中的应用。

扇出封装的开发始于上世纪90年代初，但直到2009年5月才随着英飞凌eWLB产品进入量产阶段。如图22所示，这是一个简单的单管芯封装。

图22：eWLB扇出封装

eWLB和RCP扇出封装是作为芯片优先结构处理的，在互连线再分布层(RDL)添加到设备之前，die最初被模压（molded into）成一个重新构成的“plastic wafer”。我们可以进一步将eWLB和RCP归类为“die down”芯片优先（chip-first）工艺，因为该die被放置在过渡成型之前的临时载体上，处于die-face-down的位置。图23和24给出了chip-first 和die-down eWLB和RCP结构的简化流程。

图23：Chip-first处理流程

图24. eWLB扇出die-down过程流程

同样的工艺可以扩展到包括多个die和/或无源器件在内的fan-out wafer，如图25和26所示。早在20世纪90年代中期，多个供应商开始生产我们今天称为扇出封装的产品，其中包含将多个die和无源组件集成到engineering或限量生产的异构封装中。

图25、Multi-die 的eWLB型扇出

图26.具有无源组件的Multi-die eWLB扇出

chip-first重构扇出过程也可以被用于die-up过程和结构。具有这种结构的扇出型封装的简化图像如图27所示。

图27.Chip-first 的die-up扇出封装

图28所示为die-up扇出的简化工艺流程。

图28.扇出 die-up工艺流程

扇出的第三个变体是chip-last扇出。在此版本中，使用与chip-first扇出相同的薄膜RDL制造工艺，在临时载体上生成trace RDL pattern。首先对裸片进行凸点处理，通常仍以硅片形式用铜柱凸点进行凸点处理，将其切割，倒装芯片组装到RDL pattern上，然后用mold compound进行包覆成型。这种扇出结构和过程类似于标准的倒装芯片BGA。唯一的区别是，互连走线图案（interconnecting trace pattern ）是使用薄膜RDL工艺在临时载体上形成的。图29显示了简化的流程。

图29.Chip-last处理

尽管早期的大多数扇出研究都集中在2D单面应用程序上，但是到2004年，人们开始探索3D和双面扇出结构。通过至少七种结构在工程模式下的试验，并对扇出式组合件的上面die和下面die连接的各种方法进行了评估。但目前在工程设计、鉴定或批量生产中只使用了两种不同的过程/结构。一种是使用某种形式的预成型结构，并通过有机或无机载体材料（例如电路板或硅芯片）形成通孔。它们与芯片同时嵌入，通常先在芯片中向下压成扇形。这在图30中以简化的横截面图形进行了说明。

图30.带有嵌入式TSV 裸晶的3D扇出

这些用于扇出的3D互连类型的展开图，如图31所示。

图31.使用电路板过孔或硅中的TSV的3D扇出互连

这种类型的3D结构的一个可能的流程，如图32所示。

图32.具有嵌入式TSV芯片工艺流程的3D扇出

第二种方法是在die连接之前将铜柱电镀到临时载体上，然后研磨模具材料以暴露出扇出封装顶部的铜柱。然后在扇出的顶面上形成第二个RDL层，连接到裸露的铜柱，并在该顶RDL迹线层上安装一个单独的器件，如图33所示。

图33.带有镀铜通孔的3D扇出

图34显示了这种用于扇出的3D互连的扩展图。

图34. 3D扇出互连与通过端子镀铜

这种类型的3D结构的处理流程如图35所示。

最广为人知的一个例子是2016年Apple推出的iPhone 7，自这以后，该技术就一直是生产量最大的扇出产品。iPhone 7的应用程序处理器(AP)比常规升级的高级CMOS前端处理节点更先进，它采用了一种革命性的晶圆级封装技术——集成扇出(InFO)，该技术由台积电创新开发。

图35. 3D扇出和镀铜直通后工艺流程

从第一印象中看，InFO不过是另一种使用模具复合嵌入硅芯片和Cu互连的输出技术。但是，富有洞察力的外观揭示了其真正的创新和工程实力。从技术上讲，InFO在晶圆级封装方面创造了多个“行业首创”：

封装尺寸大于10x10mm2，芯片尺寸大于8x8mm2，且BGA引脚数很高。
第一个大批量制造的multi-die扇出，包括逻辑和无源
第一个3D PoP逻辑和存储器封装与高密度多行背面BGA阵列的集成
首创芯片优先面朝上嵌入芯片扇出技术
首款最终厚度小于1mm的移动式AP PoP封装
第一个由代工厂提供的先进扇出技术用于批量生产

InFO 向半导体行业展示了如何对旧技术进行再创新，并将其转化为领先的封装平台。这一成功引发了对扇出和芯片嵌入技术的新研究兴趣，当中包括全球各地的代工厂，OSATs，研究机构和学术界。随后，一系列类似的晶圆级和面板级封装技术计划被公开了出来。InFO引发了封装行业的复兴，帮助维护了摩尔定律并推动了超越摩尔定律的发展。它将封装行业带入了半导体行业竞争的中心。

随着硅封装衬底系统之间的界限越来越模糊，InFO和晶圆级系统集成（WLSI）引发了对芯片封装系统协同设计的重新思考。其影响已扩散到整个半导体供应链，向上影响到了EDA，fabless和layout，向下影响到测试，可靠性和system houses。图36显示了TSMC InFO封装的铜制通孔接线图的俯视图。

图36. InFO封装的顶视图，显示了3D贯通孔焊盘

台积电将这一概念再向前推进了一步，他采用了一种称为3D多栈（MUST）系统集成技术，3D MUST in-MUST（3D-MiM）扇出封装的先进结构，该结构将多个SoC和存储器整合到多层堆栈中。图37就是这样一个例子。

图37. TSMC 3D-MiM封装

随着供应商努力开发三维互连die的替代方法，新的工艺和结构将继续发展，例如Nepes报告的使用深光成像通孔进行层到层连接的技术，如图38所示。

图38.Deep Photo 定义过孔的Nepes 3D扇出封装

从历史上讲，扇出型封装就是这样：具有焊球或焊盘栅格阵列的独立封装，用于互连到下一个层次。在过去的几年中，产品已将带有TSV的中介层用于封装中multiple die的高密度互连。这些组件通常具有多个高密度裸片，这些裸片安装在具有TSV的硅中介层上，将这些裸片进行互联，并在更大的间距上进行扇出，该组件将安装在BGA基板上。die，中介层和基板的这种组装成为了封装，而BGA焊球则用于下一阶段的互连。尽管有效，但它是昂贵的一揽子计划，市场鼓励寻求低成本的替代方案。这导致以混合形式的封装将扇出技术用于中低密度multiple die应用。

在这种方案中，die被嵌入到扇出组件中，扇形组件使用的线和间距低至2微米，并具有多层RDL以实现互连。扇出组件不被视为独立封装，是具有细间距焊料或铜柱凸点，而不是扇出封装通常具有的大焊球。将该扇出组件当作composite或pseudo-die对待，然后以与上述插入组件相同的方式将其组装到BGA基板上。这种混合封装的一个例子如图39所示，这是一种在基板上的ASE封装，称为FOCoS（基板上的Fan Out Chip）。

图39. BGA基板（ASE）上的混合扇出pseudo-die

多个供应商正在生产具有此结构的版本，或是正在开发不同的版本。当前，扇出版本的线宽和空间容量为1微米或更大。对于极高密度的应用，该解决方案仍使用具有亚微米线和空间功能的中介层。但是对于那些可以使用扇出混合解决方案的应用而言，其电气和热性能可能会比硅中介层更好。扇出解决方案通常也比插入器薄，插入器通常在75微米范围内。两种解决方案将共存，每种解决方案都可以满足其特定的细分市场。

扇形晶圆级封装（FOWLP）过去一直使用多种几何构造进行处理，从小型和大型矩形面板到圆形圆片方式。但是，自2009年以来，大批量生产的主要方式是200mm或300mm圆形晶圆。这些几何形状使扇出供应商可以利用现有的大型制造和设备基础设施进行晶圆加工。由于重构的扇出晶圆不具有硅晶圆的平坦度和刚度，因此必须对设备和过程进行一些修改以适应重构过程中使用的聚合物基体的限制。这些限制包括基体材料的低Tg，在成型过程中die移位以及加工期间的翘曲趋势。

尽管有这些限制，但多个供应商仍以晶圆形式大量生产扇出封装。然而，由于die和所得到的封装是矩形的，因此圆形硅片不能提供最大的加工效率的最有效的面密度。考虑到制造成本，可以处理的面板越大，按设备定价的成本效益就越高。目前，300mm晶圆是批量生产中最大的晶圆规格。因此，正在进行将扇出生产从圆形晶圆过渡到更大的矩形面板的开发工作。

对于矩形面板的生产还没有制定标准，不同的制造商根据他们提出的制造方法和技术来选择各种尺寸的面板。由于许多适用于圆形硅片的处理技术不适用于较大的矩形面板（例如旋涂），因此要求供应商开发替代材料，工艺和设备。同样，对于这些制造变量的选择并没有标准化。

扇出的数量增长缓慢，随着新的应用程序和制造能力的发展，这个数量开始增加。历史上数量有限的产品并不能支持多条大容量面板生产线，但是随着更多客户开始使用扇出功能，这些将变得具有成本效益。

在过去的一年中，多家供应商已开始提供使用较大的矩形面板格式制造的扇出封装解决方案。每个供应商都针对特定结构，处理流程和材料集提供了优化的解决方案。他们中的一些采用了LCD显示面板行业的技术，一些采用了电路板制造行业的技术，而其他一些则修改了晶圆加工技术以实现矩形面板加工。这与扇出晶圆处理的情况大不相同，后者的结构和材料组更加标准化。这种标准化使得终端客户能够相对容易地从多个供应商采购产品，同时又能保障产品在形式上和功能上是相同的。各种格式的面板扇出的开发商都证明，结构和材料集的种类繁多，会更具挑战性。

扇形晶圆级封装(FOWLP)是微电子领域最新的封装趋势之一。除了面向异构集成的技术发展(包括multiple die封装、封装中的无源组件集成、再分配层或package-on-package的方法)之外，更大的基板格式也是目标。目前主要是在12英寸300 mm和330 mm的晶圆水平上进行制造。为了提高生产率和降低成本，需要引入了更大的尺寸。除了遵循晶圆级路线图至450毫米之外，面板级封装可能是下一个重大变化。

包括三星森科(SAMSUNG SEMCO)、奈培斯(Nepes)、Powertech和日月光半导体(ASE)的Deca在内的首批公司已经宣布，它们正在为批量生产的面板级封装做准备。他们所考虑的面板尺寸范围包括：300x300毫米、457x610毫米、510x515毫米、600x600毫米甚至更大，这种情况的出现主要是受到来自印刷电路板、太阳能或LCD制造等不同技术的影响。

目前，扇出型面板级封装的主要挑战是缺少面板格式的标准化。SEMI现在已经开始了标准化方面的工作。在客户对首选面板尺寸进行调查后，他们已经成立了一个工作组来制定标准的第一个提案。

然而，当技术从晶圆片级转移到面板级时，不可能实现简单的升级。材料、设备和工艺必须进一步发展或至少加以改进。这个过程也带来了诸多挑战。对于 chip-first的方法，载体材料的选择应该被考虑，在这当中，不仅要考虑热机械行为，还要考虑重量和稳定性等特性。载体上的取放装配与晶圆或面板格式无关，但这可能成为瓶颈。在这里，需要用于高速且能够进行高精度组装的新设备甚至新方法。

压缩成型（Compression molding ）通常用于芯片嵌入并形成重新配置的晶圆或面板。封装中所使用液体，颗粒状和片状模塑料。所有这些都可能影响芯片嵌入在成本，可加工性和洁净室兼容性方面的优势和劣势。对于RDL的形成，有各种各样的光刻工具和介质材料可供选择。作为介质，光敏材料、非光敏材料、液体材料和干膜材料都可以考虑。基于掩模的光刻技术（例如步进技术）和基于无掩模的工具（例如激光直接成像（LDI））都适用于面板尺寸。两者都提供了不同的功能和策略来克服由于die放置精度和成型后的die移位而带来的挑战。

最后，还需要grinding, balling 以及 singulation的方案。尤其是包括存储和运输在内的成型大板的自动化处理，仍然是一个有待确定的主题，因为到目前为止，只有定制解决方案存在。但是，针对不同的应用，有许多处理流程选项。但仍需回答的是“最佳位置”，这其中要考虑性能，良率，成本和面板尺寸。

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