PULLNANO联盟公布32/22nm CMOS技术节点取得突破性成果

先进研发联盟的早期成果将有助欧洲芯片制造商在2010年后继续保持在全球微电子市场上的优势

中国，2007年7月10日 —— 欧盟委员会第6框架计划(FP6)下PULLNANO项目组今天公布了多项与32nm和22nm CMOS技术平台相关的重大研究成果，其中包括实现了一个采用32nm设计规则的功能CMOS SRAM（静态随机存取存储器）演示单元。PULLNANO是一个由38个欧洲合作组织共同承办的集体项目，成员包括著名的以芯片制造业为中心的研究机构、大学和中小企业。PULLNANO项目的目标是开发先进的知识，确保欧洲芯片制造商在2010年32nm CMOS技术商业化后继续在全球微电子市场保持领先的地位。

大多数采用先进的CMOS技术制造的复杂系统芯片(SoC) 都需要SRAM存储器单元，因此演示一个功能SRAM是一个重要的里程碑。PULLNANO联盟采用创新的MOS晶体管制造出一个功能SRAM单元，这项技术的架构与45nm技术节点使用的晶体管有很大的不同。这种晶体管采用一种低功耗方法，该方法基于全耗尽绝缘硅（FDSOI）以及一个由高K栅介质组成的栅叠层和一个单金属电极叠层。这个演示单元被认为是世界首次采用FDSI、高K介质和金属栅极制造的最小的SRAM单元。PULLNANO提前到达了第一个里程碑，预计今年年底还将推出一个更小的单元。

在2007年召开的旧金山IEEE国际集成电路互连技术大会上，PULLNANO合作伙伴还公布了PULLNANO项目的与后道工序（BEOL）相关的研究成果。BEOL是指有源器件如晶体管与金属连线互连时的芯片制造阶段。 PULLNANO证明45nm 技术节点使用的材料和集成机制经过改进后可以是一个可靠的32nm节点解决方案，同时还提出一个采用所谓的“气隙”方法的在32nm 和22nm技术节点上提供更高性能的创新架构。

在建模和仿真方面，PULLNANO的学术合作伙伴开发出一个能够预测32nm和22nm CMOS技术节点的产品性能的创新方法。这些方法包括允许提前评估沟道材料等新技术和高K介质的选择对实际制造工艺的影响的新仿真器。在物理精度和计算结果之间选择最好的折衷参数，可以有效地解释控制这些先进产品工作的量子机械效应。这项成本有助于丰富ITRS (国际半导体技术开发计划)标准器件的性能评估工具。

“32nm技术对于半导体制造商是一个至关重要的技术节点，因为我们正在处理的硅层只相当于几个原子的厚度，量子机械效应在这里变得越来越重要，”意法半导体研发合作项目经理及PULLNANO项目协调人Gilles Thomas表示，“32nm和22nm技术的产业化成功需要深入了解物理问题以及最先进的建模和仿真工具，PULLNANO联盟在这些方面居世界领先水平。”

技术详情，请联系意法半导体研发项目经理兼PULLNANO项目协调员Gilles Thomas。联系电话：+33 47692 6667.

PULLNANO的详细信息，登录网站www.pullnano.eu

技术说明:下面介绍三大技术进步。

1. FDSOI 32 nm SRAM集成技术

PULLNANO联盟采用 32 nm设计规则和一个完全不同于过去的45nm 技术节点的MOS晶体管架构实现了一个功能CMOS SRAM演示单元。32nm N沟道和P沟道MOS晶体管采用一种低功耗方法，这种方法基于全耗尽绝缘硅（FDSOI）以及一个由高K栅介质铪(Hf)组成的栅叠层和一个提供对增高的源极/漏极区的连接方式的单金属锡/多晶硅电极叠层触点。按照摩尔定律，这项创新技术通过整合以前的45nm应力工程技术实现了SRAM电气性能，这归功于在只有10纳米厚的硅膜内集成的超薄体(UTB)器件。

此外，因为沟道掺杂少引起器件到器件的参数波动，所以全耗尽绝缘硅（FDSOI）技术在低Vdd电压下可以实现优异的SRAM信噪比。

据我们所知，这个演示单元是世界首次采用FDSOI、高K介质和金属栅极制造的最小的SRAM单元。

PULLNANO联盟在0.248 μm2单元上提前到达了第一个里程碑，预计今年年底实现第二个里程碑，推出一个更小的0.18μm2的单元。

图 1:在0.248μm2有效位单元上测量的蝶式曲线?图 2:NiPt后FDSOI 0.248μm2的顶视图.

2. 互连介质上的进步

在2007年6月4-6日召开的旧金山IEEE集成电路互连国际技术大会上，PULLNANO项目的后道工序(BEOL)小组做了4份口头简报。

对于32 nm节点，小组介绍了一个可靠的超低K (K=2.3)介质集成技术，材料和集成方法基本上都是从 45 nm节点架构扩展而来的。

对于32/22 nm节点，小组提出了一个最低K值达到1.8 的突破性架构。
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PULLNANO联盟还发布了在金属线之间形成多层气隙的实验结果。

3. 科学进步

上面的研究成果是PULLNANO联盟在主要技术杂志和研讨会上定期发布的众多成果的一部分。

在三个学术实验室小组开展的工作中，先进建模及仿真组开发出了能够预测32nm和22 nm CMOS技术的性能的创新方法，以及通过了解器件的工作情况和相关的知识来促进芯片制造的新方法。联盟实现了基于Multi sub-band和Wigner Monte Carlo方法的新仿真器 ，以便在实际制造前评估PULLNANO准备选择的新技术（如沟道材料、应力和高K介质）对制造工艺的影响。在物理精度和计算结果之间选择最好的折衷结果，可以有效地解释控制这些先进产品工作的量子机械效应，联盟目前正在利用创新的首要原则和Atomistic方法探讨粗糙度分布和参数波动，这项工作使标准的IRTS器件性能评估工具MASTAR的功能变得更为丰富。
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4. 联盟

下面的地图有助于查找PULLNANO联盟的成员组织 (新成员是红色。)

备注：

PULLNANO联盟初期的35个成员组织是:

意法半导体SA (法国，项目协调人), 意法半导体(Crolles2) SAS (法国), NXP 半导体Crolles研发公司(法国),飞思卡尔半导体研发中心Crolles SAS (法国), NXP 半导体比利时NV (比利时)公司，飞利浦荷兰B.V.(荷兰),英飞凌科技AG (德国),意法半导体S.r.l. (意大利), Interuniversitair Micro-Elektronica Centrum vzw (Belgium), Commissariat à l'Energie Atomique (LETI) (France), Fraunhofer-Gesellschaft zur Foerderung der angewandten Forschung e.V. (Germany), Centre National de la Recherche Scientifique (France), Technische Universitaet Chemnitz (Germany), University of Newcastle upon Tyne (United Kingdom), Université de Savoie (France), Technische Universitaet Wien – Institut fuer Mikroelektronik (Austria), Université Catholique de Louvain (Belgium), Consorzio Nazionale Interuniversitario per la Nanoelettronica (IU.NET)(Italy), Swiss Federal Institute of Technology (ETH) (Switzerland), University of Glasgow (United Kingdom), Warsaw University of Technology (Poland), Chalmers University of Technology (Sweden), AMO GmbH (Gesellschaft für angewandte Mikro- und Optoelektronik) (Germany), Forschungszentrum Juelich GmbH (Germany), The University of Liverpool (United Kingdom), National Technical University of Athens (Greece), University College Cork), National University of Ireland (Ireland), University of Warwick (United Kingdom), European Synchrotron Radiation Facility (France), The University of Surrey (United Kingdom), Ion Beam Services (France), Integrated Systems Development S.A. (Greece), MAGWEL NV (Belgium), ACIES (France), Qimonda Dresden (Germany)

PULLNANO最近又有三个新公司加盟，为该项目注入特殊计量设备专业知识。.CAMECA (法国)、NOVA (以色列)和IMAGINE OPTICS (法国)参与该项目设备方面的研究，为克服32/22nm规格的要求进行设备改良准备。