美DARPA推CHIPS开放芯片 英特尔已加入 赛灵思表兴趣

　　美国国防高等研究计划署(DARPA)旗下简称为“CHIPS”的计划，在未来8个月目标将定义及测试开放芯片介面，目标培育从即插即用小芯片(Chiplet)设计半导体元件的生态体系，希望在3年内将可见有多家公司以此连结广泛的晶粒，用以打造复杂的半导体元件，目前英特尔(Intel)已参与这项计划，赛灵思(Xilinx)几位高层也对DARPA这项计划表现出兴趣，预期不久后还会有几家业者加入。下面就随嵌入式小编一起来了解一下相关内容吧。

　　根据科技网站EE Times报导，目前英特尔正在讨论是否开放其部分“嵌入式多裸片互连桥接”(Embedded Multi-Die Interconnect Bridge;EMIB)技术，作为该公司参与DARPA这项计划的一部分。在本届Hot Chips大会上，英特尔也介绍两款EMIB介面，分别称为“UIB”及“AIB”，两者均为相对简单的并行I/O电路，英特尔认为这项技术比为EMIB采用串列连结，具备较低的延迟性及较佳的微缩性。

　　英特尔目前仍未决定是否将发布AIB，以及如果发布了AIB，是否会让AIB成为开放源。AIB是英特尔为收发器所打造的专门介面，之后广泛应用于射频(RF)、类比及其他装置应用上，AIB在实体层能以高达每秒2Gbits的可程式化速率运行，在1个EMIB连结上并有多达2万个连结可用。

　　英特尔现场可程式闸阵列(FPGA)团队资深架构师Sergey Shuarayev认为，EMIB可被应用至将FPGA连结至中央处理器(CPU)、资料转换器以及光学元件，其成本较低且良率比2.5D堆叠技术为高。

　　赛灵思则在本届Hot Chips大会上，发布该公司第4代堆叠技术芯片“VU3xP”，内建高达3个16纳米FPGA以及两个DRAM堆叠，将于2018年4月前送样，这也是首度采用快取同调汇流互连架构加速器(CCIX)介面的芯片，支援4个连结主机处理器及加速器的同调连结。基于PCIe技术的CCIX初期以每秒25Gbits运行。赛灵思称该公司第4代FPGA芯片采用来自台积电的专门CoWoS 2.5-D封装技术。

　　高阶超微(AMD)及NVIDIA绘图芯片(GPU)也跟进赛灵思FPGA脚步，采用诸如CoWoS的2.5-D技术连结处理器与存储器堆叠，然而微软(Microsoft)一名资深工程师指出，这项技术至今对消费性产品来说成本太昂贵。

　　部分业界均表达希望DARPA计划能够克服复杂技术及商业壁垒的挑战，如赛灵思一名资深架构师指出，希望小芯片未来可变得更像IPs。另值得注意的是，英特尔与赛灵思与会讲者均提到在打造其模组化芯片设计上面临的部分挑战。

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