如何利用SerDes降低高带宽数据接口总线的宽度

　　工业用串行/解串器（SerDes）可降低高带宽数据接口总线宽度。使用一个串行器就可以把数据从一个宽并行数据流转换为少字节甚至单通道低压差分信号（LVDS），有效降低了设计成本，提高了线缆选择的灵活性。在到达传输目的地后，借助一个解串器，即可将数据恢复成并行数据流。串行器和解串器的应用范围广泛多样，本文介绍了数个应用实例，以及该器件的优点和存在的问题。

　　早期的SerDes产品，如图1所示的Channel Link I器件，通过使用一个单独的时钟线把并行数据总线（宽度达48位）串行到多通道LVDS总线上。在此之前，通常是利用宽带状线缆的数据总线实现从点A到点B的数据传输。虽然此方案比以前好很多，但仍存在一些问题，比如，会出现对间延时差，电磁干扰（EMI）和线缆长度有限等诸多问题。对间延时差会限制线缆的可用长度，或导致被迫使用低失真线缆，这都会大幅提升成本。直到最近，这种解决方案还是最好甚至是唯一的。

　　图1：早期SerDes产品
　　如今新的SerDes已解决了许多上一代SerDes所面临的问题。新的解决方案通过把数据和时钟串行到一个单差分对来消除线缆延时，让设计师有更多的线缆选择。新一代SerDes允许选用低成本线缆，比如双绞线（UTP）或同轴线缆，从而无需选择昂贵的低失真线缆。另一个重要改进是减少了电磁干扰的相关问题。当然，比起单端总线，采用LVDS信令已从内部改善了电磁干扰情况。但很多新的SerDes都采用了诸如扩频时钟发生器（SSCG）、数据加扰以及数据编码过程中的随机化等嵌入式电磁干扰抑制技术，来衰减离散频率/谐波。

　　由于SerDes在传输介质中无法充分均衡输入数据以补偿寄生损耗，线缆的覆盖范围受到了限制。尝试将线缆覆盖范围扩大到超过限制，通常会导致眼图关闭，这将意味着数据不可恢复。对高速传输线理论了解甚少的实用主义者，会争论说一条线缆不过是一个低通滤波器。但新一代的SerDes可以去加重、用电缆均衡补偿高频损失并放大接收信号，从而延长线缆的使用长度。按照此方案，在时序图上眼图就是“睁开”的，这样数据的字节错误即便不能消除也可以减少一些。

　　如图2a所示，美国国家半导体新一代的Channel Link II SerDes，在串行器DS92LV2421的发送阶段即有去加重功能；而在解串器DS92LV2422的接收阶段则有电缆均衡功能。框图下所示（图2b）的是当运行数据率为1.8Gbps，在信号路径上的三个测试点的模拟信号。左侧图片所示的是在去加重关闭的情况下，TP1处的波形，此时设定为-3.3dB。为了补偿预计在传输介质上会出现的高频损耗，在发送端进行了去加重补偿。在Channel Link II器件中，去加重和EQ都由寄存器控制，有8个设定值。如TP3处的数据所示，使用去加重和EQ可产生显著的效果。在VOD=840mV（在TP1处的差分输出电压）时，无去加重或EQ信号，在TP3的幅度是290mV，抖动是403pS。而当信号DE=-3.3dB，EQ=3.3dB时，幅度是825mV，抖动是142pS。

　　图2a：国半SerDes Channel Link II框图
　

　　图2b：Channel Link II信号链路上三个测试点的模拟信号

　　图3是数据从TP1到TP3的示波器截图，使用的是10米的CAT-6 STP线缆，运行数据负载为1.8Gbps。测试数据点位于解串器的输入端，不附加EQ。可以看到均衡器在接收数据时变化明显，当EQ设定为0dB，眼图完全封闭；而当EQ是6dB时，眼图完全打开。时钟和数据恢复（CDR）电路是恢复数据的关键，在解串器内CDR电路紧随EQ阶段后。CDR电路的设计目的在于恢复数据，避免字节错误，其眼图呈50%或0.5UI（典型）闭合态。

　　图3：数据从TP1到TP3的示波器截图

　　Channel Link III器件DS92LX1621和DS92LX1622是SerDes的最新产品，解决了以往的所有问题。图4显示的串行器可以直接连接到16位LVCMOS并行总线摄像头，该摄像头可在单向交流耦合CML通道上串行数据。其中，摄像头的时钟和双向I2C控制线也可编码到串行数据中。串行数据、时钟和I2C总线通过带有分立时钟的16位并行总线实现解串，经I2C接口到帧接收器或FPGA的接收端。解串器无需额外的外部时钟，这既降低了成本，也降低了设计难度。此外，解串器与串行器自动同步功能使其实现了真正的“即插即锁”功能。

　　图4：基于Channel Link III SerDes的应用实例一

　　图5所示的是工业用SerDes的一个更简单灵活的应用，用于实现显示器与图像或视频处理器的远距离沟通。本例中，视频处理器包含21位的并行总线和显示器，显示器是一个由I2C控制的触摸屏，装在15米外。与上面的例子相同，数据、时钟和I2C总线都被串行到数据负载为1.05Gbps（21×50MHz）的单差分对，具有很大的设计灵活性。在低成本媒介、远距离或点对点的数据传输等多种应用中，均可以使用这种SerDes。

　　图5：基于Channel Link III SerDes的应用实例二

　　工业用SerDes不仅应用广泛，还具有高度的灵活性。在图4和图5中，串行和解串前后的数据格式是一样的。使用该SerDes转化数据格式时，仅靠解串器即可完成数据格式的转化。图6显示了DS92LV2421的工作流程，通过分立合成器、时钟和控制信号接收24bit RGB数据，而后把数据串行到一个差分对上。其线缆接收端的数据即被DS92LV0422解串到4路LVDS通道和一路时钟信道上。

　　图6：DS92LV2421/ DS92LV2422的工作流程图

　　本文讨论的SerDes器件不局限于文中所列的视频应用，具有广泛的用途。SerDes可以简化产品架构，降低成本，有效提高设计的灵活性。此外，SerDes系列具有内置自测试（BIST）功能，可以实现高速串行链接测试，非常有助于系统调试和生产测试。由于使用了扩频时钟发生器，可以进一步减少电磁干扰。在I2C控制下，扩频时钟发生器可以为具体应用选择合适的时钟扩频（+/-0.5%，+/-1%或+/-2%）。