宽带CDMA发射机低相噪本振源的设计

摘要：分析研究了如何根据各类CDMA发射机整机指标确定本振源的具体指标；给出了一套EVM指标的仿真程序，它可以综合分析发射机各组成部分对整机EVM指标的影响；给出了一整套器件指标估算的方法，包括压控振荡器VCO相位噪声确定，锁相环路芯片（PLL IC）1Hz归一化相位噪声对相位误差的影响。提供了基于ADS的PLL电路仿真程序，它可以方便地进行相噪、杂散和稳定度分析，并可以方便地与EVM仿真程序联合使用。 关键词：码分多址接入 发射机 误差向量幅度 本振源 锁相环 CDMA及码分多址接入，是一种基于扩展频谱通信技术的多址接入方式。它采用唯一的码字将消息信号扩展到相对更宽的频带上，从而减少干扰，增强系统处理能力，并且可以区分用户。CDMA多址接入不要求分割频率和时间，因而系统容量较高。目前国际上主流的第三代移动通信技术（WCDMA，CDMA2000以及我国提出的TD-SCDMA）都采用了CDMA技术。CDMA收发信机将成为今后通信产品的主流。 本振源作为CDMA发射机心脏，对通信质量有着举足轻重的影响。CDMA技术对线性度和调制精度有严格的要求，因此，如何根据整机指标（如：误差向量幅度-EVM，邻道功率抑制比-ACPR），尤其是对本振源要求较高的多模手机，确定本振源可实现的具体指标（相位噪声等），并对电路进行设计与优化，成为各类CDMA通信设备设计者的新的挑战。 图1 CDMA发射机框图 本文介绍一款宽带CDMA发射机的本振源设计过程，提供一整套针对CDMA发射机本振电路（锁相环路）进行的电路指标确定、器件选取与参数设定以及电路设计的方案的可行性评估。 另外，对发射机系统的EVM指标进行了仿真，从而得出了合理的本振源相位误差指标。为便于设计者对锁相环路的优化与仿真，笔者还编写了一套ADS锁相环路仿真程序，不同于常见的优化和计算在后台进行的辅助程序。在使用本仿真程序时，设计得可以调整任意参数或器件值并迅速获得与该调整相应的所有关键指标（如：相噪、杂散、稳定性）的变化。 1 原理简介 宽带CDMA发射机框图如图1所示，其中左上部分为本振源电路。单片机通过数据部控制锁相环路芯片（PLL IC）使得该电路可以锁定在不同的信道上；温补晶振（TCXO）为锁相环路提供精确的参考频率源；压控振荡器（VCO）反馈信号与该频率源在PLL IC内进行鉴相。鉴相输出通过电荷泵和环路滤波器输出到压控振荡器的控制端控制其输出频率。 2 指标设定 与本振源相关的主要整机指标有： %26;#183;频稳度：%26;#177;2%26;#215;10 -6； %26;#183;EVM：15%； %26;#183;带宽：2.5MHz； %26;#183;ACPR：-40dB/%26;#177;2.5MHz。 基于上述指标，得出以下针对本振源的一些具体指标： （1）参考频率源频稳定：%26;#177;1.7ppm（包括温度频稳度、供电电压频稳度、负载牵引频稳定和年老化率累加）。 （2）相位误差：相位误差是由发射机的误差向量幅度即EVM（The error vector magnitude）决定的，EVM经常被用来描述发射信号的调制精度。TD-SCDMA和WCDMA标准都用此标准来规定发射信号的质量。EVM是对理想波形与实际波形之差的度量，如图2所示。 安捷伦公司提供的测量规范被广泛应用于测量仪器和商业仿真软件，其具体内部如下： 设Z（k）为在kT(T为符号周期)时刻通过理想接收滤波器观测待测发射机而得到的复向量，S（k）为理想归一化的单位圆上的参考向量。则Z（k）可以表示为： Z(k)=[C0+C1(S(k)+E(k))]Wk (1) 其中，W=eΔr+jΔα为频率偏移（Δα弧度/符号）以及幅度变化率（Δr奈培（衰耗单位）/符号）；C0为一恒定的复数偏移量，代表正交调制器的不平衡性；C1为一复数常量，代表发射机的任意相位和输出功率；E（k）代表抽样S（k）的残差。 则误差向量的总平方和为： 其中，C0，C1和W应使上式取得最小值，在此条件下求得每一个符号各自所对应的最小误差向量E（k）。 EVM定义为误差向量E（k）的幅度的均方根值，即： 其中，N=MAX-MIN+1，而MAX和MIN为EVM测量信号段的第一个符号和最后一个符号的排序数。 由以上定义可以看出：发射机的信噪比和非线性都可能造成EVM的变化。而且这些因素对EVM的影响并能做简单的线性叠加。为便于通过EVM指标确定锁相环路的具体指标，笔者利用ADS进行了系统仿真。在考虑功率放大器（PA）的非线性的前提下-设定PA增益为11.5dB，三阶交调点为28.5dBm，输入功率为10dBm，通过仿真认为将本振的EVM定为<2%是合理的。 （3）鉴相频率：因带宽为2.5MHz，所以锁相环鉴相频率亦设为2.5MHz。 （4）杂散相噪（Spur）：杂散相噪一般由邻道功率抑制比即ACPR（Adjacent Channel Power Ratio）决定。 ACPR，有时被称为ACLR（Adjacent Channel Leakage Ratio）。其定义为发射功率与相邻信道上的测得功率之比。一般主要由发射机（尤其PA）的非线性所至。但对于直接上变频的调制方法来说，本振源在邻道上的杂散（Spur）对该指标亦有一定的影响。 为使得该频率点上的Spur不影响整机的ACPR（ACPR<-40dBc/%26;#177;2.5MHz），设定该点上（%26;#177;2.5MHz）的相噪相对幅度为-120dBc。 3 器件选取与参数确定 3.1 参考频率源的选取 通过上述指标的确定，参数频率源的频率稳定度应为：%26;#177;1.7ppm(包括温度频稳定、供电电压频稳定、负载牵引频稳定和年老化率累加)。为便于确定锁相环路的分频比，设定其工作频率20MHz=8%26;#215;2.5MHz（信道带宽）。 3.2 锁相环芯片的选取与参数设定 a.芯片选取 芯片选取方面决定选用美国国家半导体（National Semiconductor）锁相环芯片。本设计在EVM调制精度方面要求严格，它与本振源相噪之间的关系为： （4）式中，L（f）为相位噪声密度。因此锁相环的相位噪声成为设计成功与否的关键。首先，对锁相环路的种类进行选择（见表1）。 表1 PLL IC种类与性能比较 锁相环集成电路的种类 小数分频集成锁相环路 整数分频集成锁相环路 双锁相环路集成电路 相噪特性 分频比N可以比较大，从而适当地减小噪声，但受到晶振、合理分频比和小数分频器补偿电路噪声限制。 IC噪声可以做的较低，不存在小数分频产生的噪声。1Hz归一化噪声好于小数分频器。 锁相环之间容易产生噪声干扰，而本设计采用直接上变频，不需要中频锁相。 由表1可以看出，单锁相环整数分频器应为首选。 为达到相噪最小化的目的，在选用锁相环IC时，笔者着重考察了1Hz归一化鉴相器噪声的指标。理论上，该参数是在鉴相频率为1Hz时的鉴相器引起的相位噪声。它是基于参考频率源、分频器和VCO对于带内噪声的贡献一般远小于鉴相器噪声的实际情况而设定的一个技术指标。 相位噪声=(1Hz归一化鉴相器噪声)+10%26;#183;log（比较频率）+20%26;#183;log（反馈支路分频比N） 在National Semiconductor所有的单环数分频的锁相环芯片中，LMX2347的1Hz归一化鉴相器噪声值最低，为-220dBc/Hz，而其他芯片一般在-210dBc以上。计算机仿真结果表明，当1Hz一化鉴相器噪声的值为-210dBc时，其相应EVM值为2.9%，而在-220dBc时为1.06%（比较频为2.5MHz时）。因此，选择LMX2347成为必然。 b.分频比的确定 由于本项目的信道宽度为2.5MHz，因此理想的比较频率应为2.5MHz。此时，分频比N为1470/2.5=588，但LMX2347仅能产生992到32767范围内的连续分频比，因此，决定选择比较频率为1.25MHz。做出该选择副作用是由于N值的增加，整体相噪会增加3dB。即使LMX2347的相噪特性下降3dB，其整体特性仍至少优于其他芯片-210-（-220）-3dB=7dB。而且实际仿真表明，当比较频率为1.25MHz时，EVM为1.66%，仍旧满足设计要求。 3.3 VCO的选取与指标设定 相位噪声是VCO设计的关键指标。由公式（5）求得合理的VCO在10kHz上的相噪为-95dBc/Hz。 其中，k为相位噪声谱中带内最低相噪密度，单位是dBc/Hz，p是带内峰值相噪。 为减小VCO输入电容对环路滤波器的影响，规定其输入电容应小于10pF。 图3 PLL仿真结果 4 电路设计与仿真 为了方便电路的设计与调试，笔者编写了一套ADSPLL仿真程序。该程序可以灵活地选择滤波器阶数，并可在每次参数变化后一性给出与该次变化相对应的相噪、杂散、相位余量等参数，使设计者在器件值变化后可了解PLL的整体特性。 仿真软件以环路滤波器Z参数中的Z21代表环路增益，从而使得环路滤波器拓扑结构可以随便调整。另外，由于ADS软件自身的优点，该仿真软件可以对任何指标进行参数优化，从而得出最优的电路参量。在相位噪声方面，该仿真程序考虑了1Hz鉴相器相噪、VCO相噪以及环路滤波器各电阻所引入的噪声。总噪声为各部分噪声在PLL输出端的叠加，如（6）式。 TotalNoise(f)=10log(10PLLNoise(f)/10+10CCONoise(f)/10+10R2-Nsise(f)/10+10R3_Noise(f)/10+10R4_Noise(f)/10+10TotolSpur(f)/10) (6) 该程序给出了PLL电路的开环增益及相位变化。相位余量对应于增益为0dB时的相位变化。考虑到本振源对ACPR参数的影响，在该仿真程序中加入比较频率上的杂散噪声。 PLL IC的杂散噪声由漏电杂散噪声（Leakage Spur）和脉冲杂散噪声（Pulse Spur）构成，其计算公式分别为： LeakageSpur=BaseLeakageSpur+20log(LeakageCurrent/kφ)+SpurGain （7） PulseSpur=BasePulseSpur+SpurGain+40log(Fcomp/1%26;#183;Hz) （8） 其中，BaskLeakageSpur为常量16dBc，LMX2347的BasePulseSpur为-322dBc，SpurGain为杂散频点上的环路增益，Leakage为电荷泵在三态高阻上的漏电流，Kφ为鉴相增益，Fspur为杂散频点的频率。 为增强对杂散噪声抑制以提高邻道抑制（ACPR）性能，并考虑到1.25MHz的比较频率，本设计采用4阶环路滤波器，在仿真过程中主要以杂散噪声抑制为优化目标，优化仿真结果如图3，其中标“□”的线为闭环增益与相位响应，标“%26;#215;”的线为开环响应。“○”线为总相位噪声。 （1）相位噪声参数：根据仿真生的相噪密度，求得PLL电路产生的RMS Phase error=0.95%26;#176;,EVM为1.66%<2%,满足指标要求； （2）定时间：664.5μs； （3）稳定性：相位余量32%26;#176;； （4）2.5MHz上相噪与杂散之和为-157.4，可见该本振源的杂散噪声对2.5MHz上的ACPR影响极小。 以上方法可以广泛应用于各种宽带CDMA（如WCDMA、CDMA2000等）通信电路的设计。