基于DSP Builder的DDS设计及其FPGA实现

　　2 基于DSP Builder和DDS设计

　　2.1 DSP Builder简介

　　DSP Builder是美国Altera公司推出的一个面向DSP开发的系统级工具，他作为Matlab的一个Simulink工具箱，使得用FPGA设计DSP系统完全通过Simulink的图形化界面进行建模、系统级仿真，设计模型可直接向VHDL硬件描述语言转换，并自动调用QuartusⅡ等EDA设计软件，完成综合、网表生成以及器件适配乃至FPGA的配置下载，使得系统描述与硬件实现有机的融合为一体，充分体现了现代电子技术自动化开发的特点与优势。

　　2.2 DSP Builder设计原理及参数设置

　　基于DSP Builder的DDS系统如图2和图3所示，DDS子系统Subsystem有3个输入，分别为Freqword（32位频率控制字）、Phaseword（32位相位控制字）、Amp（10位幅度控制字）；一个输出，即10位DDSOut输出。2个Parallel Adder Subtractor分别为相位累加器和相位调制器，LUT为正弦ROM查找表。设置Simulink的仿真停止时间stop time为5，仿真步进Fixed Step Size为le-3。图（4）对应频率、相位和幅度控制字分别为4000000，0和10（参数1）时DDS系统的输出波形，图5对应频率、相位和幅度控制字分别为9000000，500000000和15（参数2）时DDS系统的输出波形。

　　3.1 DDS的FPGA实现

　　Matlab/Simulink对已经设计好的DDS系统进行编译，通过调用DSP Builder的SignalCompiler工具可直接生成QuartusⅡ 工程文件，再调用QuartusⅡ完成综合，网表生成和适配，直至完成FPGA的配置下载过程。

　　本设计方案采用的FPGA芯片是Altera公司的Cyclone系列芯片EP1C6Q240C8，，其容量6000个逻辑宏单元，等效于标准15万逻辑门电路，速度为-8，完成可通过单片芯片电路实现DDS，相位累加和相位调制器均为32位，正弦ROM查找表存储1024×10b波形数据，系统时钟为55.6MHz，利用FPGA可以根据需要方便地实现各种比较复杂的调频，调相和调幅功能，具有浪费的实时性。

　　4 结论

　　利用可编程逻辑芯片设计DDS的方法通常是采用VHDL语言输入和原理图法相结合来设计整个信号发生电路，这种方法通常需要调用很多模块，综合性较强，对设计者要求较高。本文利用QuartusⅡ和Matlab/Simulink之间的接口工具DSP Builder来设计整个DDS系统，DSP Builder具备一个友好的开发环境，并且和QuartusⅡ交互性强，易于使用。设计者只需简单了解VHDL描述语言，就可以直接调用已经建立好的Matlab和Simulink设计流程，通过Simulink的图形化界面进行建模、系统级仿真，并子对调用QuartusⅡ进行综合，网表生成和适配，最后完成向FPGA的配置下载过程。整个设计思路灵活，图形界面简单直观，开发周期短。仿真结果表明，该设计方案原理正确，行之有效。用FPGA实现DDS较专用DDS芯片更为灵活，只要改变FPGA中ROM内的数据和控制参数，DDS就可以产生任意调制波形，且分辨率高，具有相当大的灵活性。将DDS设计嵌入到FPGA芯片所构成的系统中，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。所以采用FPGA设计DDS系统具有很高的性价比。