基于VHDL和FPGA的多种分频的实现方法

　　一、电路设计

　　采用FPGA实现半整数分频器，可以采用以下方法：设计一个模N的计数器，再设计一个脉冲扣除电路，每来两个脉冲扣除一个脉冲，即可实现分频系数为N-0.5的分频器。脉冲扣除电路由异或门和一个2分频器构成。本设计在半整数分频器原理的基础上，对异或门加一个使能控制信号，通过对异或门和计数器计数状态值的控制，实现同一个电路完成多种形式分频，如图1所示。

　　二、VHDL语言的实现

　　现通过设计一个可以实现8.5分频，等占空比的17分频，2、4、8、16、32分频，及占空比为1∶8和4∶5的9分频等多种形式分频的分频器，介绍该通用分频器的FPGA实现。

　　由图1所示的电路原理图可知，分频器由带使能端的异或门、模N计数器和一个2分频器组成，本设计用D触发器来完成2分频的功能，实现方法是：将触发器的Q反输出端反馈回输入端D，将计数器的一个计数输出端作为D触发器的时钟输入端。各功能模块的VHDL语言实现如下。

　　1.模N计数器的实现

　　一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。本设计采用VHDL语言设计一个最大模值为16的计数器。输入端口为：使能信号en，复位信号clr和时钟信号clk;输出端口为：qa、qb、qc、qd。其VHDL语言描述略。

　　2.带使能控制的异或门的实现

　　输入端为：xor_en：异或使能，a和b：异或输入;输出端为：c：异或输出。当xor_en为高电平时，c输出a和b的异或值。当xor_en为低电平时，c输出信号b。其VHDL语言略。

　　3.2分频(触发器)的实现

　　输入端为：时钟信号clk，输入信号d;输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。

　　4.分频器的实现

　　本设计采用层次化的设计方法，首先设计实现分频器电路中各组成电路元件，然后通过元件例化的方法，调用各元件，实现整个分频器。其VHDL语言略。

　　三、仿真结果及硬件电路的测试

　　本设计的目的是通用性和简易性，只要对上述程序稍加改动即可实现多种形式的分频。

　　1.实现8.5分频和等占空比的17分频

　　只要将上述程序中，调用计数器模块时端口qa、qb、qc匹配为open状态，同时置xor_en为高电平即可。从编译报告看出总共占用8个逻辑单元(logic elements)，其仿真波形如图2～4所示。

　　图二

　　图三

　　图四

　　由图中qxiao和clk的波形可以看出，每隔8.5个时钟周期，qxiao信号产生一个上升沿，从而实现分频系数是8.5的分频，同时在qzheng端得到等占空比的17分频。设clk为170MHz，则qxiao输出为20MHz，qzheng输出为10MHz。

　　2.实现占空比为1∶8和4∶5的9分频

　　只要上述程序的xor_en置低电平即可在qxiao输出占空比为1∶8的9分频信号;在qzheng2输出占空比为4∶5的9分频信号。同样仅占8个逻辑单元(logic elements)。仿真波形如下。

　　3.实现等占空比的2、4、8、16和32分频 只要将上述程序中的xor_en置为低电平，同时将计数器模块的计数最大值设为16即可。仿真波形如下。

　　由此可见，只要稍微改变计数器的计数状态值，对异或门进行选通控制，即可实现上述多种形式的分频。本设计在Altera公司的EP1K50QC208-3构成的测试平台上测试通过，性能良好。

　　结束语

　　我们在设计模拟雷达脉冲信号和用FPGA开发扩频芯片时就用到了上述多种形式得分频。本文旨在介绍一种进行FPGA开发时，所需多种分频的实现方法，如果设计中所需分频形式较多，可以直接利用本设计，通过对程序的稍微改动以满足自己设计的要求。如果设计中需要分频形式较少，可以利用本设计部分程序，以节省资源。