多路接口与E1协议转换器设计与实现

最新更新时间:2011-11-20来源: 与非网关键字:接口  E1协议  转换器 手机看文章 扫描二维码
随时随地手机看文章
随着计算机技术与通信技术的持续发展,人们对高带宽需求不断增加,接入DDN(Digital Data Network)网、帧中继网等高速通信网的应用也越来越普遍。E1是我国电信传输网一次群使用的传输标准,速率是2.048 Mb/s。实现多路接口与E1协议的相互转换,将可以把多种设备同时连接至高速的E1线路。本文基于FPGA(Field Programmable Gate Array)、嵌入式微处理器设计了一个多路接口与E1的协议转换器,实现RS 232,RS 449,V.35等接口数据在E1线路上的高速传输。

1 系统原理

1.1 系统描述

多路接口与E1协议转换示意图如图1所示。在发送端,将多路接口数据按照一定顺序合并成一路符合E1协议的数据在E1信道上进行传输,在接收端,将接收到的E1信号再按发送端顺序分成多路接口数据。

1.2 多路接口数据映射到E1帧的方法

E1是一种典型的时分复用结构,一个E1时分复用帧划分为32个相等的时隙,编号为CH0~CH31,其中时隙CH0用作帧同步用,时隙CH16用来传送信令。其余的时隙用来传送有效数据。

通过将不同的接口数据插入不同的数据时隙,把多路接口数据编成一个E1数据帧,实现多路接口与E1的协议转换。

将多路接口数据映射到E1时隙中,需要根据每路接口的速率进行时隙分配,也就是将E1的一个或多个时隙分配给一路接口使用,分配的时隙速率不小于接口速率(每个时隙的速率相当于64 Kb/s),DTE(Data Terminal Equipment)与DCE(Data Communications Equipment)设备端时隙分配设置必须一致。由于协议转换器没有自适应接口速率的功能,因此时隙的分配通过一个软件界面由使用者完成。

为了实现对时隙的分配,设置30个4位的时隙分配寄存器。CPU根据使用者的时隙分配设置,生成30个数据时隙地址并写入对应时隙分配寄存器。数据时隙地址表示的是该数据时隙传送的是哪个接口的数据。在发送端,根据该地址从相应接口读取数据插入对应时隙;在接收端,根据该地址将相应时隙数据送往对应接口。表1为数据时隙地址与接口对应关系表,空闲表示该时隙空置没有使用。

系统将E1时隙分配给多路接口使用,当有时隙没有被分配时,就会产生空时隙。在本设计中,系统可支配的最小单位是E1时隙,也就是说,系统可以将一个数据时隙分配给一路接口使用,也可以将多个数据时隙分配给一路接口使用,当一路接口数据不能完全填满一个或多个时隙时,将会产生半空时隙。比如一个100 Kb/s的接口,占用两个时隙,将会产生28 Kb/s的空时隙。

对于没有使用的空闲时隙,系统可以根据时隙分配寄存器的值识别空闲时隙。在发送端,默认发送全“1”数据,在接收端,抛弃该无用数据;对于一路接口数据不能完全填满一个或多个数据时隙产生的半空时隙,采取循环发空包的方法来填充半空时隙,空包格式固定为“000 01111”。在接收端,检测到这样的空包数据,丢弃不用。

下面主要实现V.35,RS 449,RS 232三路接口与E1协议转换的设计。通过三路接口与E1协议转换的实现,验证多路接口同时与E1协议转换的可行性。

1.3 系统硬件原理框图与模块功能描述

系统硬件原理框图如图2所示,主要由接口芯片、FPGA、CPLD、微处理器构成。

LTC1546/LTC1544:多功能接口芯片LTC1546,LTC1544,二者结合,构成全功能的多协议接口界面,支持RS232,RS449,EIA530,EIA-530-A,V.35,V.36,X.21协议,协议的选择可完全由软件进行。

MPC875:飞思卡尔MPC875嵌入式CPU,基于POWERPC架构,主频高达133 MHz,8 KB指令cache,8 KB数据cache,总线频率最高可达80 MHz。

EP3C25F324C8:Altera公司的CycloneⅢ系列FPGA,性价比高,资源丰富。

EPM7256 AETCl44-7:A1tera公司MAX7000AE系列CPLD,支持多种接口电平。由于LTC1546,LTC1544接口电平为5 V,FPGA不支持这样的接口电压,这里使用CPLD作接口电路。

XRT82D20:RXAR公司的E1线路接口芯片,支持单路E1,具有HDB3编码、时钟恢复、线路驱动等功能,75 Ω或者120 Ω阻抗匹配。

keyboard:4×4键盘,用来接收时隙分配设置输入。

LED:LED指示灯,共30个,用来指示30个数据时隙的使用情况:当LED灯点亮时,表示该时隙已经使用;LED灯不亮,表示该时隙为空闲。

2 关键模块设计

2.1 与CPU通信FPGA端硬件电路设计

当FPGA与CPU通信时,由于CPU总线特殊的时序关系,FPGA端须做相应的处理才能保证读写数据的稳定性。图3为MPC875读数据总线时序图。其中:为片选信号,为读信号,A[0:31]为地址信号,D[0:31]为数据信号。图4为MPC875写数据总线时序图,为写信号,其余信号与读总线相同。

当CPU读取FPGA中数据时,先给出地址信号,然后使能片选、读信号,这时如果数据总线上有数据,CPU读入数据。但MPC875总线频率高达80 MHz,为了CPU能稳定的读取到数据,这里将片选信号与读信号相“与”,然后扩宽3倍得到总线可用信号,在总线可用信号有效期间,数据总线上总有数据,这样,可以保证CPU能稳定的读到数据。

当CPU写入数据时,CPU先给出地址信号,然后给出片选及写信号,在写信号有效期间,CPU稳定的给出数据。因此,在片选及写信号有效时,锁存数据总线上的数据即可。

2.2 CPLD硬件接口电路设计

CPLD主要完成V.35,RS 449,RS 232数据收发;keyboard,LED控制;FIFO读写等功能。功能框图如图5所示。

CPU通过CPLD对接口芯片进行模式选择。V.35,RS 449为同步平衡接口,常用接口速率为N×64 Kb/s(N=1~32)。时钟、数据信号为两线平衡传输,控制信号为不平衡传输。发送数据时,将与之对应的时钟一并输出。在接收数据时,用接口时钟采样数据。

RS 232为不平衡传输。帧格式固定为:1位开始位、8位数据位、结束位。结束位有三种:1位、1.5位、2位。开始位固定为“0”,停止位固定为“1”。通信双方在开始通信前必须约定好串行传输的参数(传输速度、帧格式)。在发送端,首先通过分频产生需要的串行波特率,然后按照帧格式以约定好的速率发送。在接收端,使用8倍于波特率的时钟对接收到的信号进行过采样,经过滤波后如果为低电平信号,即认为是开始位,然后按照约定好的速率接收数据。

在接收数据时,FIFO读写模块将串行接收数据变成8位并行,同时,将与接收数据同步的时钟8分频,用此时钟将8位并行数据写入与该接口对应的FIFO;在发送数据时,将发送时钟8分频,用此时钟从与该接口对应的FIFO读取数据,同时将8位并行数据串行输出。

keyboard为4×4扫描式矩阵键盘,具有16个键。由硬件程序自动扫描键盘,输入数据触发中断,CPU读取数据。LED输出由CPU写入相应的显示寄存器,然后硬件程序将相关信号输出点亮LED。

2.3 FPGA硬件电路设计

FPGA主要根据时隙的分配设置,在时钟系统的管理控制下,完成E1的编解帧功能。功能框图如图6所示。

CPU根据设置向时隙分配寄存器写入相应的数据。在发送数据时,E1编解帧模块根据时隙分配设置,从相应的FIFO读取数据,写入该时隙。对于没有使用的空时隙,按照空时隙处理办法填入无效数据。发送时钟为FPGA外接的2.048 MHz时钟。由于XRT82D20为数据差分输入,因此将编解帧模块输出的数据TPOS进行反向得到TNEG,平衡输出。TCLK为发送时钟。

在接收时,XRT82D20数据差分输入RPOS,RNEG,将两个信号相减得到输入数据信号,RCLK为时钟输入。在输入时钟的控制下,E1编解帧模块将数据解帧。同时,根据时隙分配设置,将各个时隙的数据送入不同的接口FIFO。

3 软件主程序流程图

MPC875主要完成接口芯片初始化设置、时隙分配设置输入、状态显示等功能。

上电以后,CPU进行初始化设置。延迟1 ms进行内存地址分配:每个自定义寄存器及I/O均分配一个内存地址,CPU操作时读写相应地址即可;接着进行LTC1546/LTC1544模式选择,将三组接口分别配置为V.35,RS 449,RS 232;然后查询时隙分配设置输入,如果已经输入时隙分配设置,则读取时隙设置数据,否则,等待时隙设置输入;协议转换器初始化设置完毕,每隔100 ms进行一次线路运行状态告警显示。

4 协议转换器测试

4.1 测试平台搭建

测试平台由JDSU ANT-5 SDH接入测试仪,协议转换器,示意图如图8所示。JDSU ANT-5手持型SDH/PDH传输分析仪,内置所有必要的接口:从T1Bantam、E1平衡与E1非平衡,到STM-16/OC48光接口;测试速率从1.544 Mb/s~2.5 Gb/s;大屏幕、简单图形化界面、中文菜单,易于使用。

首先进行时隙分配设置,将1到15时隙分配给V.35接口,17到30时隙分配给RS 449接口,31时隙分配给RS 232接口。由JDSU ANT-5 SDH接入测试仪发出的2 MHz信号,进入协议转换器,然后分别将V.35,RS 449,RS 232接口环回,再将输出的E1信号接入测试仪,在测试仪中测试环回信号的各种特性。

4.2 测试结果

依照上述测试平台进行协议转换器功能测试,测试结果显示,误码率为0,说明协议转换器功能正常。JDSU ANT-5 SDH接入测试仪测试截图如图9所示。其中BER为误码率。

5 结语

本文提出了一种多路接口与E1的协议转换设计方法,并具体介绍了时隙分配及调度、空时隙处理等技术难点。通过实现V.35,RS449,RS 232三路接口与E1的协议转换,证明该方案是可行的。另外,本设计具有良好的扩展性,可以方便的根据具体应用添加或去除接口,也可以在本设计的基础上进行二次开发,完成更多的功能。

关键字:接口  E1协议  转换器 编辑:探路者 引用地址:多路接口与E1协议转换器设计与实现

上一篇:弥合高速数据转换器连续波和调制信号测量之间的差异
下一篇:基于OP07和LTC1543温度采集模块的设计

推荐阅读最新更新时间:2023-10-18 16:07

TI54xxDSP与51单片机的接口技术
1 硬件设计 1.1 时序匹配 HPI8总共有18根信号线。其中数据线8根(HD0~HD7),其余10根都是控制线,如表1所列 点击看原图 ①HAS:在数据线和地址复用的MCU中,与ALE信号连接,在下降沿锁存HBIL、HCNTL0/1、HR/W,因数这些信号通常与地址线连接。如果MCU的数据线和地址线没有复用,则应该接高电平。 ②HDS1、HDS2:数据传输的时序控制。时序见图1,即下降沿传输开始,上升沿传输结束。另外如果不使用HAS(即接高电平),也可以配合HCS对HBIL、HCNTL0/1、HR/W进行锁存。 ③HCNTL0/:选择HPI内部寄存器,如表2所列。 1
[单片机]
TI54xxDSP与51单片机的<font color='red'>接口</font>技术
3.可在上、下区域工作的LLC谐振转换器的设计
  图1:LLC谐振转换器的基本电路      图2:采用分段骨架的集成式变压器(a),变压器等效电路(b)。      图3:LLC谐振转换器的增益曲线和工作区域      图4:LLC谐振转换器的频域增益曲线      图5:根据峰值增益和不同m值找出正确的Q因子的查找表。
[电源管理]
3.可在上、下区域工作的LLC谐振<font color='red'>转换器</font>的设计
ADSP-TS201的系统设计及外部总线接口技术
1 引言 随着雷达技术发展,大带宽高分辨力、多种信号处理方式的采用,使得实时信号处理对数据的处理速度大大提高。同时在雷达信号处理中运算量大,数据吞吐量急剧上升,对数据处理的要求不断提高。随着大规模集成电路技术的发展,作为数字信号处理的核心数字信号处理器(DSP)得到了快速的发展和应用。ADSP-TS201DSP是美国模拟器件(ADD公司继TSl01之后推出的一款高性能处理器。此系列DSP性价比很高,兼有FPGA和ASIC信号处理性能和指令集处理器的高度可编程性,适用于大存储量、高性能、高速度的信号处理和图像处理。如雷达信号处理、无线基站、图像音频处理等。 2 ADSP-TS201简介 ADSP-TS201采用超级
[嵌入式]
UART接口控制LED灯
1、串口以查询方式接收数据,并分别将数据显示的PB口和返回。 2、内部1 M晶振,程序采用单任务方式,软件延时。 3、进行此实验请插上JP1的所有8个短路块,JP7(LED_EN)短路块。 4、通过此实验,可以对串口通信有个初步认识。 5、从JATG上拔下线,连载COM1口上,也就是AVRISP 的COM2口边上那个,具体可看说明书 AVR mega16学习板 */ #include iom16v.h #include macros.h /*串口初始化函数*/ void Uart_Init(void) { UCSRA = 0x02; /*倍速*/ UCSRB = 0x18; /*允许接收和发送*/ UCSRC = 0x06; /
[单片机]
Vishay推出带驱动和视频接口的LED显示屏
新款亮红色和霓橙色LED固态显示屏可替代流行的等离子显示屏 宾夕法尼亚、MALVERN — 2009 年 8 月 11 日 — 日前,Vishay Intertechnology, Inc.(NYSE 股市代号:VSH)宣布,推出两款带有驱动电路和+5V HC CMOS电平视频接口的新型128 x 32 LED图形显示屏 --- LEE-128G032B和LEE-128G032-1。新的LED显示屏可替代广泛使用的APD-128G032等离子显示模块,在细长的封装内,为设计者提供了亮红(LEE-128G032B)或霓橙(LEE-128G032-1)两种可供选择的颜色,同时还具有高亮度和
[电源管理]
Vishay推出带驱动和视频<font color='red'>接口</font>的LED显示屏
电流连续时Zeta转换器的工作原理
  Zeta PWM DC/DC转换器与Cuk PWM DC/DC转换器类似,由于电容C1的容量很大,Zeta转换器在稳态工作时,C1上的电压基本保持恒定,其值为Uc1。   1)开关模式1(0~TON,见文《Zeta PWM DC/DC转换器 主电路组成和控制方式》(a))   在t=0瞬间,开关管V导通,二极管D截止。电源电压Ui全部加到电感L1上,电感电流iL1线性增加。同时,Ui和Uc1作用于L2和输出端,使电流iL2增加。故流过开关管V的电流iV=iL1+iL2,而iv就是电源输人电流Ii。     2)开关模式2(Ton~Ts,见文《Zeta PWM DC/DC转换器 主电路组成和控制方式》(b))
[电源管理]
电流连续时Zeta<font color='red'>转换器</font>的工作原理
高效非反向降压-升压转换器设计技巧
介绍 降压-升压转换器被广泛应用于工业用个人计算机 (IPC),销售点 (POS) 系统,和汽车启停系统。在这些应用中,输入电压可以高于或低于所需的输出电压。基本反向降压-升压转换器具有一个相对于接地的负输出电压。单端初级电感器转换器 (SEPIC),Zeta转换器和双开关降压-升压转换器具有正向或非反向输出。然而,与基本反向降压-升压转换器相比,所有这三个非反向拓扑结构具有额外的功率元件,并且效率有所下降。本文介绍对这些降压-升压转换器的操作原理、电流应力和功率损耗分析,并且提出高效非反向降压-升压转换器的设计标准。 反向降压-升压转换器 图表1显示了基本反向降压-升压转换器的电路原理图,连同连续传导模式 (CCM)
[电源管理]
高效非反向降压-升压<font color='red'>转换器</font>设计技巧
CS5265Typec转HDMI 4K60Hz 转换器转换方案
Capstone CS5265是一款高性能Type-C/DP1.4至HDMI2.0b转换器,设计用于将USB type c源或DP1.4源连接至HDMI2.0b接收器。CS5265AN集成了DP1.4兼容和HDMI2.0b兼容发射机。此外,CC控制器还用于CC通信,以实现DP Alt模式。 CS5265应用途径: type-c转接线或者type-c转换器拓展坞或者type-C拓展底座方面 CS5265参数: USB Type-C规范1.2 HDMI规范v2.0b兼容发射机,数据速率高达每通道6-Gbps。 支持所有USB Type-C通道配置(CC) 内置振荡器,无需外部晶体 嵌入式MCU和SPI-
[嵌入式]
CS5265Typec转HDMI 4K60Hz <font color='red'>转换器</font>转换方案
小广播
最新电源管理文章
换一换 更多 相关热搜器件
电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved