鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响

最新更新时间:2011-12-07来源: 互联网关键字:鉴相器  锁相环 手机看文章 扫描二维码
随时随地手机看文章

该应用笔记讨论了鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响。在使用电荷泵环路滤波的PLL设计中,通过产生具有最小脉宽的鉴相输出脉冲,可以减轻PLL的死区效应和相关的锁相环抖动。

锁相环广泛用于电信行业,实现倍频、数据提取和时钟恢复。这些锁相环通常采用基于电荷泵的环路滤波。MAX9382就是这样一款鉴相/鉴频器,用于基于电荷泵的环路滤波架构。MAX9382的关键参数之一是确保最短脉冲宽度,以消除电荷泵环路滤波设计中通常出现的死区效应。

MAX9382把输入的相位差转换为可变脉宽的两路脉冲输出,这些输出为“上”、“下”端的脉冲信号,用来控制环路滤波电荷泵。当两个输入频率不同时,MAX9382如同一个鉴频器,其输出时间平均值是输入频率差的函数。这种转换大大改善了环路锁定带外信号的能力。图1给出了MAX9382的内部框图,图2给出了MAX9382输出平均(直流)电压值与输入相位差之间的函数关系。式1、式2和式3说明当输入频率相同时(环路锁定条件下)和输入频率不同时(环路失锁条件下)鉴相/鉴频器的传输函数。


图1. MAX9382鉴频/鉴相器


图2. MAX9382鉴频/鉴相器理想状态下的响应

基于电荷泵的环路滤波
图3给出了一个典型的电荷泵和无源环路滤波架构。这个架构利用开关选通匹配的电流源出和电流吸入,控制电流流入或流出环路滤波器。根据鉴相器输入的相差在“上”、“下”输出端产生不同脉宽的脉冲,使环路滤波器电压上升或下降。锁定条件下,鉴相器在电荷泵的两个输入产生一串相同脉宽(最小脉宽)的脉冲信号,式4和式5给出了电荷泵滤波器的传输函数和环路滤波网络的阻抗。


图3. 电荷泵和环路滤波器原理图

完整的锁相环(PLL)
图4给出了一个完整的锁相环框图,由鉴相器、电荷泵、环路滤波器、VCO和反馈分频器(需要时)构成。式6给出了基本的环路传输函数,式7为锁定条件下完整的环路传输函数。式1至式7是在不同环路元件下通过线性响应推导出来的公式,没有考虑鉴相器和电荷泵的取样特性。


图4. 锁相环的基本单元

PLL抖动和频率响应
消除死区效应
基于电荷泵架构锁相环的潜在缺点是:滤波器输入能够响应的最小脉冲宽度受限。锁相条件下,典型的鉴相器输出是“上”、“下”输出一串非常短的脉冲。如果这些脉冲对于环路滤波器来说太窄,将会产生零相位附近的环路死区效应。这种死区效应将导致相位偏移、增大锁相输出时钟的抖动。有些系统会特别引入一定的相位偏移,使鉴相器输出远离死锁区域。MAX9382通过定义适当的最短“上”、“下”输出脉冲避免死区效应。图5显示了当VCO信号(V)超前于参考输入信号(R)时,MAX9382的输入、输出时序,这种情况下,鉴相器在其“上”端(U)输出一串窄脉冲,在“下”端(D)输出一串宽脉冲。“上”、“下”输出脉冲宽度之差即为所需要的V、R输入跳变时间差。


图5. V超前于R时MAX9382的输入和输出时序

避免死区效应的最小脉冲宽度主要由电荷泵的最小输入脉冲宽度和鉴相器输出脉冲的上升、下降特性决定。式8用于计算最小脉冲宽度的近似值。MAX9382指标确保370ps的最小输出脉宽和最大190ps的输出上升/下降时间。通过式8计算特定环路滤波器的最小输入脉冲宽度,所得结果为360ps。任何最小输入脉冲宽度低于该值的环路滤波器即可与MAX9382配合使用,构成没有死区效应的环路。

图6阐述了环路相位响应大约为零、最小脉冲宽度过小时的影响。图中显示了两种响应曲线,环路滤波器均工作在100MHz,要求200ps的输入脉冲宽度,鉴相器输出的上升、下降时间为190ps。第一个响应为鉴相器最小输出脉冲宽度近似为0ps的情况,第二个响应为鉴相器满足最小输出脉冲宽度条件的情况(本例中,MAX9382的最小脉宽为370ps)。


图6. 鉴相器输出脉冲宽度为370ps和0.0ps时环路死区效应比较

最大工作频率
MAX9382数据资料给出了在可用输入相位范围±π情况下,典型的最大工作频率为450MHz。具体应用中,最大工作频率由器件的内部传输延时和可用输入相位范围决定。内部复位脉冲用于控制最小输出脉冲宽度。如果在收到下一个有效输入沿时该复位脉冲有效,鉴相电路将错过这个输入沿。这个复位脉冲的持续时间并没有在MAX9382数据资料中规定,但它的有效值可以根据输入、输出延时推算出来。例如,“V”输入超前“R”输入时,当“D”输出的下降沿与“V”输入的上升沿对齐时,达到输入相位范围的限制;对于“R”输入超前于“V”输入的情况,在“R”输入和“U”输出之间会发生类似情形。式9给出了“V”超前“R”时最大输入相位的近似表达式。图7给出了对应的时序图。同样可以给出“R”超前于“V”情况下的表达式和波形。


图7. 器件时序特性给出最大可用的相位限制

图7所示时序图描述了最大相位条件下的输入、输出波形。进一步增大超前输入相位,将导致随后的“V”输入上升沿被忽略,输出复位至差分低电平状态。鉴相器将响应接下来的输入上升沿,并将其作为超前波形。图7示例中,后续的边沿会出现在“R”输入,鉴相器响应是针对“R”超前“V”的条件得出的。

 

公式列表
式1、式2和式3给出了输入频率相同条件下(锁定条件)和输入频率不同条件下(对应于fV > fR、fV < fR)鉴相/鉴频器的传输函数。


其中:
输出(Output) = 鉴相输出
KP = 鉴相增益
ΘR = 参考信号相位
ΘV = 反馈信号相位

 
其中:
KF = 鉴频增益
fR = 参考信号频率
fV = 反馈信号频率

 
式4和式5给出了电荷泵和环路滤波器的传输函数。


其中:
OUT = 滤波器输出
A = 增益(跨导)
ZFILTER = 滤波网络阻抗
ΔT/T = “上”、“下”输入占空比

 
其中:
T1、T2、T3 = 与环路滤波元件有关的时间常数

式6为基本的环路传输函数。

 
其中:
FOUT = 环路输出
R = 环路输入
n = 反馈环路分频比
K1 = 鉴相传输增益
K0 = VCO传输增益
A = 电荷泵增益
F(s) = 环路滤波器传输函数
s = jω

式7为环路锁定条件下完整的环路传输函数。

 
式8为避免死区效应的最小脉冲宽度近似值。

 
其中:
PulseMIN = 鉴相器输出要求的最小脉冲宽度
tF = 鉴相器输出下降时间(20%到80%)
tR = 鉴相器输出上升时间(20%到80%)
tL = 环路滤波最小输入脉冲宽度

式9给出了最大输入相位范围与工作频率和鉴相器时延的函数关系。

 
其中:
ΘMAX = 最大输入相位
tpRD = 从R输入到D输出的传输时延
F0 = 工作频率

关键字:鉴相器  锁相环 编辑:冰封 引用地址:鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响

上一篇:电源控制器应用电路
下一篇:基于DS1875 SFP控制器的APD非线性响应补偿

推荐阅读最新更新时间:2023-10-18 16:11

基于FPGA 的高阶全数字锁相环的设计与实现
1 引言   锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛,已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展,需要采用数字方式实现信号的锁相处理。因此,对全数字锁相环的研究和应用得到了越来越多的关注。   传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器,获得稳定的振荡控制数据。对于高阶全数字锁相环,其数字滤波器常常采用基于DSP 的运算电路。这种结构的锁相环,当环路带宽很窄时,环路滤波器的实现将需要很大的电路量,这给专用集成电路的应用和片上系统SOC(system on chip)的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器,如随机
[应用]
基于MC145152-2芯片的频率合成器的设计
1 引 言   频率合成技术是现代通信的重要组成部分,它是将一个高稳定度和高准确度的基准频率经过四则运算,产生同样稳定度和准确度的任意频率。随着大规模集成电路的发展,利用锁相环频率合成技术研制出了很多频率合成集成电路。其中,以摩托罗拉公司的MC14515x-2系列较为先进,本文将介绍一种基于MC145152-2芯片的频率合成器。这种锁相环频率合成器的稳定度和准确度与基准频率相当,不产生额外的误差。它在移动通信等领域有着广泛的应用。 2 MC145152-2芯片的特点及功能    MC145152-2芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。它是MC145152-1芯片的改进型。MC
[单片机]
基于MC145152-2芯片的频率合成器的设计
安森美半导体新PureEdge PLL时钟产生器带来优于竞争产品50%的相位抖动表现
同类最佳的新器件产生抖动少于皮秒的高质量时钟信号输出, 改善高性能电信、网络和消费性应用的时钟精确度,提高设计灵活度并降低成本 2007年3月13日 -全球领先的高能效电源管理解决方案供应商安森美半导体(ON Semiconductor,美国纳斯达克上市代号:ONNN)今天宣布扩充高性能时钟产生器产品系列,推出采用锁相环(PLL)技术的新系列PureEdge产品,带来优于竞争产品50%的相位抖动表现。 安森美半导体先进逻辑标准产品部总经理何焘(Dan Huettl)说:“拓展定时应用产品的业务是我们标准产品部的主要目标。我们已有领先业界的EClinPS专业设计经验和高速低抖动差动信号技术,现在我们进一步发挥专长,推出
[新品]
基于ARM-Linux平台的电子油门控制
引言 巡航控制系统(CCS)是20世纪60年代发展起来的,又称为恒速行驶系统。巡航控制系统工作时,ECU根据各种传感器输送来的信号判断汽车的运行状况,通过执行元件自动调节节气门的开度使汽车的行驶速度与设定的车速保持一致。汽车在良好路面上长时间行驶时,驾驶员启动巡航控制系统并设定行驶速度,不需驾驶员操纵加速踏板,通过巡航控制系统即可自动保持既定的行驶速度,不仅减轻了驾驶员的劳动强度,同时利用先进的电子控制技术控制节气门的开度,比驾驶员操纵节气门更精确,汽车燃料经济性、排放污染性也可得到改善。 1 系统原理 1.1 电控油门原理 工作时,由驾驶员发出转速的控制指令,由节气门开度传感器采集发动机的转速参数,并把信号输入电控单元;电
[单片机]
基于锁相环的可变量程转速控制系统
本文介绍的基于锁相环的可变量程转速控制系统,是为研制新一代具有卷绕特性的调速电机控制器而开发的 ,其转速信号检测方法具有结构简单、安装方便、价廉可靠的特点。   1 PLL电机转速控制系统原理   用锁相环路构成的电机转速控制系统的框图如图1所示,其中,VCO已由电机和光转速表取代。激励电压调节电机的转速,在电机的轴上安装一个开槽的扇形平盘。扇形盘转动时不断地切断发光二极管发出的光线,使光耦合器中的光敏管产生频率与电机转速成整数倍的方波脉冲序列u2(ω2)。这样,方波脉冲的频率与激励电压有一定的函数关系,等效为锁相环中的压控振荡器。为了使光电耦合器能输出波形良好的方波,在光敏管之后通常还要接一个施密特触发器,用于对信号
[工业控制]
基于<font color='red'>锁相环</font>的可变量程转速控制系统
基于DDS的高速定时同步方法
0 引言     在数字通信系统中,定时同步是接收机必须完成的一个重要工作,定时同步的好坏直接影响到数字接收机的性能。高速数据传输对定时同步提出了新要求,同步算法结构必须简单有效以降低器件速度限制。     定时同步通常采用3种基本方式实现:模拟方式、数字方式和混合方式。鉴于模拟电路所固有的稳定性差、一致性差等问题,模拟方式目前已经很少使用。数字方式采用一个独立于发送端的时钟对接收信号进行直接采样,然后通过插值运算得到信号在最佳判决时刻的近似值。数字方式对采样率要求较高,通常要求采样率是符号速率4倍以上,对ADC有较高的要求。混合方式通过提取接收信号中的时钟误差信息来调整ADC采样时钟,实现定时同步时钟恢复。混合方式具备数字方式结构
[嵌入式]
可检测差分GPS校正信号的窄频移数字鉴别器电路
通过低频(285~325kHz)发射台给GPS信号(DGPS)发送差分校正信号,发送数据率为100bps或200bps。此调制为最小频移键控(MSK),会产生载波偏移为位速率的一半的伪频移键控(FSK)。对于100bps信号,载波偏移只有±25Hz。对于1kHz的接收器IF频率,IF信号偏移在975~1025 Hz之间。两组数据对应时间分别为1026μs和976μs。检测调制信号的最初工作都集中在锁相环和模拟鉴别器上,但如何针对每种速率进行优化或调节呢? 美国海岸警卫队(U.S. Coast Guard)通过低频(285~325kHz)发射台给GPS信号(DGPS)发送差分校正信号。发送数据率为100bps或200b
[模拟电子]
学子专区—ADALM2000实验:锁相环
目标 本实验活动介绍锁相环(PLL)。PLL电路有一些重要的应用,例如信号调制/解调(主要是频率和相位调制)、同步、时钟和数据恢复,以及倍频和频率合成。在这项实验中,您将建立一个简单的PLL电路,让您对PLL操作有基本的了解。 背景知识 PLL是一种反馈系统,用于调节或锁定压控振荡器(VCO)输出与输入基准信号之间的相位差,如图1所示。VCO是一种振荡器,其输出频率是某个输入控制电压的函数。通常,当VCO用于PLL等反馈环路时,电压频率转换函数必须至少是单调的。VCO的一个特例是电压频率转换器(VFC),其电压/频率特性是线性的。反馈环路中的分频器的分频系数N一般是整数,包括1,若为1则与没有分频器或从VCO输出直连
[模拟电子]
学子专区—ADALM2000实验:<font color='red'>锁相环</font>
小广播
最新电源管理文章
电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved