宽带数字下变频器的FPGA实现

目前随着A/D变换越来越向射频前端发展，高速采样速率对后续的数字信号处理和整个系统的协调工作带来了越来越大的压力。为了解决高速采样的大数据量与现有DSP器件处理能力之间很难匹配的问题，设计了一种基于多相滤波的宽带数字下变频结构，将多相滤波下变频的并行结构应用到数字下变频器中，并在后续的混频模块中也采用并行混频的方式来实现，提高了实时处理速度。从原理分析和FPGA板卡验证两方面对该设计方案进行了验证，均证明本文经过多相滤波数字下变频处理后的数据速率能满足现有DSP器件处理能力的要求。

1 基于多相滤波的宽带正交数字下变频技术

1.1 带通采样定理

带通采样定理：设一个频率带限信号x(t)，其频带限制在(fL,fH)这一范围，如果采样频率满足fS满足：

式中，n取能满足fS≥2(fH-fL)=2B的最大正整数，则用fS进行等间隔采样所得到的信号采样值x(nTS)能准确地确定原信号x(t)。显然，当fL=0且fH=B时，选择n=0，式(1)就是Nyquist低通采样定理，它是带通采样的一种特殊情况。

在实际的数字接收机中，信号的带宽B一般会远小于信号的最高频率，如果还是按照Nyquist采样率来设计，ADC的采样频率会很高，以至于很难实现，或者后处理的速度也满足不了要求。所以很自然地考虑用不丢失信息的带通采样定理实现。数字接收机输入的中频信号都是带通信号，接收机数字化通常在中频上进行，所以各种电子装备都可运用带通采样定理对模拟信号进行采样将其数字化。

1.2 正交数字下变频

所谓数字混频正交变换实际上就是先对模拟信号x(t)通过采样器后形成数字序列x(n)，然后与2个正交本振序列cos(ω0n)和sin(ω0n)相乘，再通过数字低通滤波来实现。实现框图如图1所示。

图1正交数字下变频结构图

经过正交数字下变频后，采样率就可以降低了，因此低通滤波器后往往进行抽取操作。

正交数字下变频可以实现IQ支路的平衡，为实现严格正交，通常需要进行IQ均衡处理，正交下变频方法在频率调制和相位调制应用中得到广泛的应用。

1.3 抽取器的多相滤波

假设FIR数字滤波器的冲击响应为h(n)，则其Z变换的定义为

将求和式展开并重写为：

经过合并后可以写为：

式(4)即为数字滤波器H(z)的多相滤波结构，并运用抽取器的等效关系，等效优化以后的多相滤波器结构如图2所示。

多相滤波的实质可以看作按相位均分的关系把数字滤波器的转移函数H(z)分解成若干个不同相位的组，形成多个分支，在每个分支上实现滤波。这样做的目的就是用其分支上阶数较少的滤波来实现原来阶数很大的H(z)的滤波。这样做的意义在于工程上易于实现，能高效地进行实时信号的处理。2 FPGA实现设计

2.1 系统设计

天线接收的信号经过射频前端处理后，将信号混频滤波降至中频1000MHz，带宽为200MHz。由于信号的带宽为200MHz，可以考虑带通采样，将公式1中的n取值为2，计算出采样率为800MHz。数字处理部分要求能将200MHz带宽内任意100MHz带宽信号变为零中频，传送给DSP进行信号分析。

采样器传输过来的数据是两路DDR形式，首先对接收进FPGA的采样数据流进行解DDR操作，变成了4路200MHz数据流。

2.2 一次变频

高采样率的数据流在FPGA内运算相当消耗资源，所以对于宽带信号的FPGA处理来说，如果能降低运算量，那将是非常有意义的。

考虑到用800MHz采样率采一个中频为1000MHz的信号，相当于信号数字频率为200MHz。如果首先将这个信号的中频搬移到零频，那么数字低通滤波器的设计带宽就是信号带宽的一半，这样就可以将采样率降低一半再进行后续处理。

对于800MHz的采样率来产生一个200MHz的下变频的本振信号，一个周期刚好采4个数据点，可以采用一种特殊相位关系的DDS序列，余弦序列值分别取1、0、-1和0，正弦序列值分别取0、1、0和-1，那么这个下变频就变得十分简单明了，对于取0的支路来说，后续就不需要计算了;对于取1的支路，相当于数据延迟一拍;对于取-1的支路，就相当于数据取反后加1的操作。这种特殊相位关系的下变频处理几乎不消耗FPGA内部资源，而且不引入变频后产生的杂散。

2.3 多相滤波的FPGA实现

考虑到在实现规模较大电路的资源消耗和系统的稳定性因素，稳妥起见将一次变频后的4路200MHz数据分解为8路100MHz进行后续处理，实际上经过一次变频后的IQ数据里面有一半都是零，这些支路后续的滤波处理就不需要计算了，节省一半资源。

8路子数据流为X0、X1、X2、X3、X4、X5、X6和X7，对滤波器转移函数日进行分解，经过八相分解后的子滤波器分别为H0、H1、H2、H3、H4、H5、H6和H7，通过分解可以得到输出信号与输入信号之间的关系表达式：

因为多相滤波后信号频谱宽度减少一半，可以对数据进行两倍抽取操作，所以数据选择其中一半的多相子数据支路即可，又节省了一半资源。这里选择偶数支路的输出Y1、Y3、Y5、Y7并考虑到一次变频本振DDS余弦序列的偶数值为0，正弦序列的奇数值为0，经过化简后的同相支路的多相表达式为：

经过化简后的正交支路的多相表达式为：

2.4 二次变频

如果要处理的信号是200MHz带宽中心的100MHz带宽的话，则经过一次变频和多相滤波后的信号就能满足要求，如果后续处理信号的带宽包含两边的各50MHz的信号的话，就必须再加上第二级的数字变频操作才能满足系统的要求，经过多相滤波后的数据流是4路100MHz的正交数据。在这里，二次变频DDS本振的输出表现形式也是4路并行的正交载波数据，只需要将4个支路的子数据流与4个支路的复载波进行复乘即可。在FPGA的实现过程中，分别例化4个相位的DDS本振核，然后写入相同的相位累加字和不同的初始相位值就完成了对多相复本振IP核的配置。

3 试验仿真与工程验证

本系统的FPGA程序开发使用了XILINX公司的ISE12.4硬件开发工具。FPGA选择V6系列的V6SX315T芯片。系统采用VHDL语言编程的方式实现。

系统采样率为800MHz，输入AD采样器的模拟信号中频为1000MHz，带宽200MHz。原型低通滤波器设计采用Matlab辅助设计，选择滤波器设计工具，滤波器归一化通带为0.25，阻带为0.42，阶数为48阶，带外抑制为60dB。以下用一个单音信号验证功能。信号频点为960MHz，经过一次变频后和频信号为1160MHz，差频信号为760MHz，其所对应的数字频率分别为360MHz和40MHz，其中选择差频40MHz为所保留信号，如图3所示差频与和频有60dB的滤波器抑制，通过多相DDS将频谱再向上搬移20MHz，则所保留信号的频率为60MHz，两次变频后的结果如图3所示。

图3两次变频后的信号频谱

如果采用传统的多相滤波结构实现宽带数字下变频结构，8个滤波支路都要进行计算，那么乘法器将多消耗一倍为768个DSP48E。采用本文所介绍的方法消耗384个DSP48E，FPGA内部资源量可以大量节省。

4 结束语

介绍了一种基于FPGA设计的宽带数字正交下变频器的实现方法，经实际上板测试证明，FPGA电路运行状态稳定可靠。介绍了带通采样定理和正交数字下变频原理，从理论上推导了抽取器的多相滤波的数学模型，结合FPGA的实现特点，运用两次变频和一次多相滤波的方式，完成了宽带频谱的搬移，采用并行处理的方式提高了处理的实时性，通过多相滤波的高效结构减少了运算量，节省了大量的FPGA资源，降低了板卡的功耗，具有较强的工程可实现性。