28nm后实体验证工具将产生巨大变革

    半导体产业的制程几何技术微缩脚步从不曾停歇。从40nm开始，除了在实际设计过程中数据尺寸的几何成长因素外，过去从不考虑半导体制程相关议题的设计师们，也不得不开始将日益复杂的实体因素纳入考量。对设计师而言，学习时间很短，但这个压力会一直持续。28nm将会是一个转折点，而20nm很快也会到来。

    随着半导体制程不断演变，电子设计自动化(EDA)也一直努力跟进。然而，尽管EDA工具不断改良，但近期制程技术的发展仍然不断创造新需求，例如从运算农庄(compute farm)转移到运算牧场(compute ranch)的实体验证需求。而运算时间仍然需要花费数小时甚至数天之久。大部份这些工具所使用的演算法和架构概念都是在1990年代所制定的(有些甚至在1980年代)，以至於无法满足今天和未来的制程技术在执行和可扩展性方面的需求。

    65nm的晶片设计已接近2亿个电晶体了。在40nm，电晶体管的数量增加至数亿个，进一步对EDA工具提出了挑战，特别是实体验证工具。由於可扩展性对设计师而言是一个关键要求，因此，实体验证工具必须能够在合理的周转时间内轻松地处理数十亿个电晶体。

    除了数据量，日益复杂的设计规则以及每一代全新的制程节点都带来新的问题──在布局的实体验证中经常导致过度或不足的检查。例如，在28nm或40nm做布局验证时，规则检查必须在周围背景环境中完成。根据相邻的相同或不同层外形，在相同层上的相同外形设计准则可以有不同的值。具备环境敏感度的规则也需要对环境敏感的检查功能。在1990年代，这些设计规则并不存在。但多年来EDA供应商不断改进工具，在原先的架构上持续加入功能，以满足设计验证需求。图1说明了实体验证技术及工具的演进。

   

    图1：实体验证工具的演变。

    显然，目前的设计规则检查/布局与原理图(DRC/LVS的)工具就像是一栋多层楼的大厦，需要进行大规模调整，以满足新一代设计的需求。对这些工具的拥有来说，要在不带来重大损害的情况下提供服务非常困难。对今天所使用的DRC/LVS工具而言也是如此。从‘扁平’到‘分层’式的处理流程，为生产力带来了重大改进。而今天的先进制程技术，如具备环境敏感性的近接效应和金属填充等也发挥了关键作用，阶层式结构的个别实例必须各自进行分析。这又提出了一些重要问题：除了高度结构化的布局如记忆体，其他所有布局的阶层式DRC处理的价值何在？当前的工具有能力处理28nm甚至更先进的制程技术吗？

    本文作者Vlad Marchuk 是PolytEDA软体公司CTO暨创办人。Marchuk在EDA产业拥有超过20年经验。他是OTTO Software公司(2003年被CDN并购)的共同创办人，曾开发出IC电路的实体验证系统，并在Cadence和Electronics Workbench等公司任职。他1998年毕业於Kiev Polytechnic大学，获CAD工程硕士学位。