采用先进的设计流程加快系统级封装设计

在成本、密度和上市时间的激烈竞争中，大量以无线和消费为中心的IC和系统公司正转向系统级封装(SiP)设计以在竞争中获得优势。这些公司一方面在开发紧凑型、高性能、多功能产品方面面临诸多技术挑战，另一方面又处于快速变化的激烈竞争市场中，因此他们必须千方百计地降低产品成本、缩短产品的设计时间。

应时而生的SiP设计在这方面具有明显的优势——可以利用更少的空间提供更多的功能，并能减少设计周期。但要想发挥SiP设计的优势，EDA软件供应商必须开发出具有新功能的工具，并提供可扩展的设计方法和流程。

理想的解决方案可以帮助SiP设计团队成员在IC环境中创建裸片的抽象，在IC和基底设计环境中进行RF设计，在封装/PCB集成设计环境中提供封装/板级协同设计。

为什么用SiP？

虽然SiP设计和系统级芯片(SoC)设计哪个更有优势尚无定论，但这是两种互相不可替代的技术。事实上许多时候，IC公司会发现SiP可以实现SoC不能做到的事情。重要的是，SiP可以通过包含绑定线、倒装芯片、堆叠器件、嵌入式器件、MEMS和多层封装等技术的组合，实现很高的功能密度(图1)。因此设计师可以用SiP实现技术上用SoC不可行或以前用PCB实现的子系统和系统。

另外，SiP技术能够在互连层实现更低的功耗和噪声，在混合和匹配IC技术上有更大的灵活性，可以通过内置无源器件减少电路板大小和成本，并能增加封装强度，减少使用的层数。相对基于SoC的现有解决方案而言，SiP模块开发速度会更快。举例来说，使用多种不同技术的IC、分立元件和射频结构的2.5G蜂窝电话用SiP技术可以在数个月内开发出来。而要将这些功能集成进SoC的话，成本可能非常昂贵，技术上无法实现，或者错过最佳的市场时机。

向主流技术发展

如今SiP技术还是由专家使用一些专用工具和技术实现的。虽然这些"专家级工程"方法可以满足刚开始的先进产品要求，比如将存储器集成进手机芯片，但它们的集成度、自动化程度或先进性不足以提供最新的无线便携式消费设备所要求的高性能SiP模块。

问题在于，缺乏参考流程，概念可行性耗时而且经常不够精确，设计链间的协作性很差。为了通过设计周期的缩短改善产品上市时间，SiP设计必须从专家技术发展为主流设计技术，即这种技术必须具有自动化程度、集成度、可靠性和可重复性。需要新工具功能的三个明显的领域是系统级协同设计、先进封装和RF模块设计。

图1：利用封装作为集成架构整合一个或多个IC和分立、嵌入式与其它封装的器件，可以成功创建模块并用作标准器件

系统级协同设计

虽然目前有各种不同级别的协同设计解决方案可用于单芯片器件设计，但SiP技术需要比市场上的任何方案更多的功能和更高的集成度。一个原因是，根据定义就可以知道SiP的电气复杂度高得多。更多的裸片吸收更多的电流，而更快的裸片更容易受时序和电磁噪声效应的影响。

SiP的电源供给也比单裸片封装设计复杂得多，因为多裸片共享封装基底内的电源网格，一些裸片甚至直接与另外一个裸片共享电源。为了通过基底向裸片提供干净的电源，需要尽量减少直流电压降及随频率变化的阻抗。随着裸片I/O数量的增加，并发开关噪声(SSN)成为影响性能的主要因素，同时也会带来信号与电源完整性挑战。

为了满足这些方面的挑战要求，SiP设计师必须管理所有相关设计架构上的设计元件之间的物理、电气和制造接口，即整个系统互连。总之，设计师需要能够获取整个系统连接，然后将连接接口传递给数字IC、定制IC、SiP和PCB等不同的设计领域。

这对目前的设计工具和方法来说要求很苛刻。必须在设计开始就大胆创新。一种解决方案是创建抽象或虚拟的系统互连(VSIC)模型，帮助设计师可视化和创建系统级或SiP级互连(从I/O缓冲到I/O缓冲)原型。设计师使用VSIC模型可以成功执行多架构层次的设计优化和折衷。

设计师可以平衡时序、信号和电源完整性要求。他们可以试验信号方案和拓扑，然后通过仿真验证时序、噪声预算，最终检查误码率(BER)是否满足要求。还可以通过创建电源供给系统原型验证到内核和焊盘环的供电，确保没有SSN问题。

在领域相互交叉的SiP协同设计流程的帮助下，设计师可以创建更小的芯片，因为可以优化I/O焊盘环以形成更小的封装外形。他们还可以降低功耗、减少电磁噪声，以实现更快的器件性能，同时减少PCB层数，使PCB成本更低和更容易实现。

这种协同设计过程还解决了令人困扰的“谁来设计SiP”的问题，因为它可以确保所用方法具有足够的灵活性以允许不同设计领域的成员领导。有了真正的协同设计流程，无论是用哪种实现架构驱动SiP设计－IC团队架构师、技术行销人员、封装架构师或系统PCB架构师－都有执行设计的能力。

先进封装技术向三维发展

为了提高功能密度，SiP设计可以在封装内集成复杂的三维结构。封装种类包括堆叠的绑定线裸片、堆叠在倒装芯片裸片上的绑定线裸片、裸片到裸片直接相连、使用中间基底支持倒装芯片的背靠背堆叠以及包括多级封装在内的其它复杂组合。

图2：对跨越三个差分对的电场的三维描述；SiP设计要求三维的电气与物理描述

由于堆叠方法仅受设计师或制造商想象力的限制，因此如果要成功连接和建模绑定线、凸块和球，那么必须完全了解它们的三维形态。然而，在目前的二维工具、二维规则和简化的电气模型假设条件下是不可能实现的。SiP实现要求从三维的角度观察封装，并需要建立三维规则和开发新的三维工具。

三维结构的电子模型本身也会带来许多问题。设计师不能再采取PCB设计中常用的正交/对角走线方法了。采用这种方法一般有个前提条件，即存在理想的电源平面，从而允许用户简化走线模型。由于SiP设计中常用“瑞士干酪”平面，因此需要将平面的精确模型与走线结合起来才能更好地理解SSN和返回路径。

在电源供电和全波抽取领域中还必须改进性能和容量。供电系统中的直流电压下降和交流阻抗必须被建模才能优化去耦电容。对于工作在更高频率(比如3GHz)的器件，还需要采用全波技术。如今这样的技术执行起来很慢，执行一次抽取常常需要数天的时间，因此更加突出了工具改进的必要性。

SiP设计中的另外一个关键挑战是如何有效散发大量的热能，因为这些热量会导致芯片上产生热点以及焊接点和裸片连接处的热应力效应。SiP实现要求在制造前对这些电气和热效应进行验证。能够将电气和热模型引进IC设计领域，以便IC设计工具能够执行更接近实际边界条件的精确分析的设计流程对成功的SiP设计来说是非常重要的。

RF模块设计

RF模块必须在RFIC设计过程中得到设计和验证。为了实现这一目标，RFIC和封装设计这两个不同的领域必须得到统一。为了实现这一点，设计师需要能够在IC和RF模块之间做出折衷。例如，是否应该将电感放置在芯片中有重要价值的地方或放在基底上？如果没有完整设计的描述，像这类问题是无法被描述、仿真和解决的。

用来为芯片和模块创建单个原理图的设计方案是很好的起点。设计师随后就能从芯片和基底抽取寄生参数，然后将这些寄生参数返注回原理图进行仿真。

另外，在RFIC设计中常见的一些功能在RF模块设计工具中也需要用到。例如，用于基底级RF无源器件的参数化单元(P-cell)在定制IC工具中是标准配置，但在目前领先的封装设计工具中却没有。因此将它们集成进来是任何SiP解决方案必须要做的一部分工作。

本文小结

总之，SiP设计能让制造商将许多IC和封装的组装与测试技术结合起来，创建出具有最优成本、尺寸和性能的高集成度产品。EDA软件供应商正在开发先进的技术来帮助SiP设计团队应对各种挑战，特别是在协同设计、先进封装和RF模块设计领域的挑战。最近SiP设计团队和EDA软件提供商在这方面都取得了很多进展，因为SiP技术的前景－降低成本、缩短上市时间、减小外形尺寸和降低功耗－是如此的引人注目而无法被忽视。