并口通信是最常用基础功能，实现ARM9与FPGA的并口通信有两种方式，一种颇为巧妙，利用SMC（Static Memory Controllor），其中的使能点都通过寄存器可以轻松控制；另一种方式就是通过GPIO来完成。

由于我拿到板子硬件的DRAM_CSN0、DRAM_WEN和DRAM_RDN在前期PCB设计时没有充分考虑过SMC可能被使用，故使用接插件上其他引脚进行代替，使用了图1中画圈的三根引脚SPI0_MOSI、SPI0_SCK、SPI0_CS。因为这三根引脚可以复用为GPIO，所以在并口调试中将这三根引脚当作GPIO来使用。

图1

图2

图3

表1

硬件连接对应情况如图2、图3和表1所示。到此，你应该已经了解了实现通信需要关注的引脚了吧。

工程步骤：

1      重设Pin Planner

根据当前硬件的实际连接情况，对Quartus中的Pin Planner进行更新，将信号i_rd_cpu、i_wr_cpu、i_select对应的location改为PIN_W22、PIN_W21、PIN_W20。如图4所示。

图4

2      对PIOA的寄存器组重新初始化

在最初的驱动程序中包括了对GPIO的初始化，经过试验观察PIO可读寄存器的内容发现寄存器的配置不能满足本任务的完成，使用已有的初始化会干扰到使能信号的操作，于是要对GPIO进行重新初始化，对寄存器进行配置。

2.1       PIO_PER寄存器

图5

该寄存器是用来启用PIOA各个引脚的GPIO模式，如图5所示，每一位都对应控制着一根GPIO管脚，通过给P1、P2、P3置1激活了PA1、PA2、PA3的GPIO模式，同时也等于关闭了复用外围A、B的模式。

2.2       PIO_OER寄存器

图6

该寄存器有默认的设置，观察发现最低4位默认为1100。本项目需要用到GPIO的输出模式，所以需要对该寄存器进行重新配置，给P1，P2，P3置1，开启引脚的输出功能。

2.3       PIO_PUDR寄存器

图7

通过观察PIO_PUSR寄存器可以发现默认的上拉寄存器是全部开启的，上拉寄存器的启用会影响GPIO的正常输出，所以通过PIO_PUDR寄存器将上拉寄存器关闭，为之后正常操控GPIO提供基础。

 数据的写入：

1       概况

PIO_SODR和PIO_CODR这两个寄存器可以将指定位的GPIO电平置1置0。由于这里设计的读写使能为低电平有效，在程序中首先将涉及的信号均拉高，相当于对信号进行一个复位。之后就可以进行数据的发送工作。

图8

图9

图8为连续发送0x1122,0x3344,0x5566等多个数据时的情况，在写使能的上升沿对数据总线和地址总线上的信息进行取样；图9中显示当写使能信号上升沿的时刻，数据总线上的信息为0x5566，地址总线上的信息为0x0005，即将0x5566存储到RAM的0x0005地址中。（上图SignalTap采样时钟为125MHz）

在一个发送周期中，经历以下过程：

0：地址总线上出现地址信息；

1：片选信号拉低；

2：写使能信号拉低；

3：数据放到数据总线上；

4：写使能拉高，同时在上升沿时刻对数据取样；

5：片选信号拉高。

在DATASHEET的SMC一章中有对并口的发送时序进行描述，当前实验结果也符合数据手册中通过SMC实现并口通信的说明，如图10、图11所示。可见，其实两种方式大同小异，实现的结果相同。

图10

图11

2       ARM中数据的发送

通过FPGA_WriteData函数完成数据的发送工作，其中使用了PIO寄存器中的PIO_CODR，PIO_SODR，PIO_ODSR三个寄存器，分别实现使能拉低，使能拉高，和标志位判断的功能。

#define WREG(x) (*((volatile unsigned short *)(x))) 语句中，(volatileunsigned short *)(x)将x定义为了一个地址指针，再通过*取内容，这样就可以将数据写到这个地址上，在之后的程序中只要直接调用WREG（）就可以方便的向地址写数据。

3       FPGA中数据的存储

reg uprise_wr_dly;

always @(posedgei_clk,negedge i_rst_n)

begin

     if(!i_rst_n)

            uprise_wr_dly <= 1'b0;

     else

            uprise_wr_dly <= i_wr_cpu_pre;

end

reg wr;

always @(posedgei_clk,negedge i_rst_n)

begin

     if(!i_rst_n)

            wr <= 1'b0;

     else if((i_wr_cpu_pre == 1'b1) && (uprise_wr_dly ==1'b0))

            wr <= 1'b1;

     else

            wr <= wr;

end

以上程序制作了一个比写使能信号延后一个clock的信号，再通过两个信号的组合判断实现了写使能上升沿信号的处理。这在FPGA的程序中是很常见的处理方式。

       最后通过RAM程序中的接口程序，将已经处理好的数据总线信号、地址总线信号和使能信号、时钟信号添加进接口当中，功能便实现了。

  数据的读取：

数据读取时的使能信号同样使用了PIO_CODR和PIO_SODR这两个关键的寄存器，按照时序控制这两个寄存器的值即可。

数据读取的情况如图12所示：

图12

通过对FPGA编程将数据0x3456放到数据总线上，在ARM的程序中对数据总线所在的地址进行读取，就可以将数据读出。这里将读出的数据存储到了PIOC寄存器中，你也可以把它放到变量中来观察，验证对错。在IAR里查看PIOC的只读寄存器PIOC_ODSR就可以看到数据已经被存放到了寄存器当中。

关于涉及到的寄存器、寄存器的控制方式、使能信号的时序以及相关软件的使用和编程思路，读取与写入是大致一样的，这里不再重复描述。