模拟IC基础学习(二):模拟IC电路设计问题

很多时候，我们在初期设计或者优化电路时，满脑子想的都是性能如何能一点一点提高，而忽略了所谓的模拟设计的一些基本考虑;待到版图设计时已经晚矣。那个时候再去修改基本设计无疑是不值得，要么耗费精力，要们前功尽弃。作为教训，如果我们能够在设计初期，就带着这些基本考虑，那么在选择基本器件的时候，就会有的放矢，知道一个大概的合理的选取范围，有利于版图设计和优化。

　　1. 晶体管最小沟长为工艺最小特征尺寸的4-5倍，用来减小沟长调制效应。

　　2.目前模拟设计仍然是使晶体管工作在饱和区，故应使Vgs大于Vt约30%。

　　3. 应把大管分成小晶体管，使其宽/长特征尺寸<或=15um。

　　4. 电流镜电路的晶体管的w/l比应小于或等于5，以保证较好的Matching,否则会有系统失调。

　　5. 在电路中画出所有的管脚(pin)，之后才作layout。因为在layout中增加一个pin是比较困难的。所有的IO pin应该用metal2 pin，VDD和GND用metal1。

　　6. 首先先用tt做电路仿真。考虑Vt有+20% (slow)和-20% (fast),需要对工艺角考虑，FF，SS，FS，SF。除Vt，其他工艺参数也会有变化。

　　7.多晶硅电阻大约有20%的工艺变化，而阱区电阻变化约为10%。但多晶硅电阻有较低的温度系数和低的方块电阻，应根据需要来选择电阻。多晶硅电容约有10%工艺变化。

　　8. 需考虑温度变化对电路性能的影响，通常在-40C到85C范围。

　　9. 有覆盖金属层或阱区时，须考虑寄生电容。

　　10. Layout中，所有晶体管统一摆放方向，使有相同的环境。

　　11. 在对晶体管布局布线之前，考虑Pin的位置。

　　12.尽量使用metal1横向布线，metal2纵向布线半导体。

　　13. 在互连用来传送电流时，不要用Poly来做互连。可以用poly做短的栅连接。

　　14. 避免金属在多晶硅栅上走线，会增加寄生电容。

　　15. 所有晶体管和电阻有相同的电流走向。

　　16. 在最上层金属做电源(VDD和GND)布线。因为最上层金属通常更厚、更宽，因而电阻较小。

　　17. merge连接的Source和Drain。

　　18. 为减小工艺变化对电阻影响，应使电阻的宽度为默认值的3-4倍半导体。

　　19. 用金属覆盖电阻，避免wafer级测试时的损伤。

　　20. 对匹配的晶体管用共中心的结构

　　*差分对管，分割为4管，2*2排列，共中心

　　可用线形共中心

　　21.建议在电阻和电容周围作dummy。

　　22. 在差分对周围作保护环。

　　23.在N阱和P阱作保护环。

　　24. 金属电流密度0.8mA/um，最上层金属可以更大半导体。

　　25. 为避免Latch-up，应使PN结反偏，如N-Well应连到正电源，P-Well应连到负电源。这样可减小漏电。

　　26. 在layout中用info-text标明器件名称，在schematic中标明net。用相同的metal-txt层标明pin。

　　27. Cadence 模拟工具对以‘!’结尾的net认为全局net。

　　28. Transistor Equation: 基本晶体管方程Id=(beta/2)*square(Vgs-Vt)