近看英特尔45nm Nehalem核心照

2008-04-05来源: 泡泡网关键字:晶体管  四核  封装  双核  原生  并列  面积
科技时代_IDF08:近看英特尔45nm Nehalem核心照
下一代45nm Nehalem处理器的核心实物
  2008年4月2日,为期两天的英特尔2008年春季信息技术峰会(IDF)今日在上海国际会议中心拉开帷幕。而且提前放出了下一代45nm Nehalem处理器的核心实物。

IDF08:近看英特尔45nmNehalem核心照

IDF08:近看英特尔45nmNehalem核心照

IDF08:近看英特尔45nmNehalem核心照

  此次展示的代号“Bloomfield”的四核心版本,集成多达7.31亿个晶体管,但由于采用了先进的45nm工艺,因此核心面积并不大,只有大约265平方毫米,甚至比一枚欧元硬币还要小。从展示的图片来看,可以清楚地看到四个内核并列排在一起,并且这颗四核处理器采用的是由两个原生双核处理器封装在一个硅片上而来的。

  另外,在本届IDF上,英特尔还将集中向业界、合作伙伴、媒体及分析师展示在移动计算研究、无线电技术、移动互联网等领域的最新研究成果。除了各种技术讲座外,英特尔还与讲座同期举办了展览会,英特尔的各种合作伙伴,包括PC厂商、软件厂商、解决方案提供商、内容提供商等也将展出他们的产品。

关键字:晶体管  四核  封装  双核  原生  并列  面积

编辑:汤宏琳 引用地址:https://news.eeworld.com.cn/newproducts/control/200804/article_17745.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。

上一篇:IDF:Intel新一代Nehalem架构解析
下一篇:基于ARM9的400 MHz嵌入式微处理器

关注eeworld公众号 快捷获取更多信息
关注eeworld公众号
快捷获取更多信息
关注eeworld服务号 享受更多官方福利
关注eeworld服务号
享受更多官方福利

推荐阅读

5nm工艺提高70%晶体管密度?传骁龙875将要重回台积电怀抱

进工艺上的针锋相对。由于苹果最新的A13芯片没有用到EUV,所以预计骁龙865处理器与麒麟990 5G版的正面对决,也将是台积电与三星在7nm EUV制程的一次较量。另外,近日有消息指出,高通将在明年年底发布骁龙875处理器,并将转回台积电代工,预计会使用台积电的5nm工艺代工。台积电的5nm工艺将会把晶体管密度将提升到每平方毫米1.713一个,比7nm水平提高70%左右。
发表于 2019-09-16

晶体管微缩难上加难,厂商们各出奇招

的元件尺寸。为此,Lam一直与包括ASML在内的生态系统伙伴合作,提供整体解决方案,像是透过应用原子层蚀刻技术(Applying Atomic Layer Etching)使得边缘粗糙度变得更平滑以改善EUV制程产量。IC设计新技术纷现缺陷检测需更精准KLA新技术制程控制解决方案及研发总监Chet Lenox则指出,行动系统单芯片(SoC)的功耗需求、高性能计算(HPC)伺服器以及AI芯片的性能要求都推动了先进设计节点的发展。虽说先进节点提高了单位面积上的电晶体缩放比例,但随之上升的晶圆成本则抵消了大部分的获益。不过从功耗/性能的角度来看,采用先进设计节点制造芯片仍然是值得的。因此,目前看到更多的代工厂采用了7nm节点,并期望5nm
发表于 2019-09-05
晶体管微缩难上加难,厂商们各出奇招

美国研制出亚麻纤维制成的晶体管

美国塔夫茨大学官网近日发布公告称,该校研究人员开发出一种由亚麻纤维制成的晶体管,利用这些晶体管制成的全柔性电子器件可编织成织物佩戴在皮肤上,甚至(理论上)可通过外科手术植入体内进行诊断监测。相关成果发表于《美国化学会—应用材料与界面》杂志。研究人员表示,新设计的晶体管可制成简单的、基于纤维的逻辑电路和集成电路。这些电路将取代目前众多柔性电子器件中最后剩余的刚性组件,与基于纤维的传感器结合使用,可创建出全柔性多路复用设备。这种全柔性电子器件可实现适应不同形状的各种应用,并允许自由移动而不影响功能。目前大多数柔性电子器件通过将金属和半导体图案化为可弯曲的“波浪”结构或使用导电聚合物等自柔性材料来实现灵活性,以与嵌入它们的生物组织(皮肤
发表于 2019-08-26
美国研制出亚麻纤维制成的晶体管

350亿个晶体管、900万个系统逻辑单元,赛灵思最大FPGA出炉

领先的FPGA供应商Xilinx宣布,推出全球容量最大的FPGA产品——Virtex UltraScale+ VU19P。据介绍,这个使用台积电16nm工艺打造的FPGA拥有350亿个晶体管、900万个系统逻辑单元、每秒高达1.5 Terabit的DDR4存储器带宽、每秒高达f 4.5 Terabit的收发器带宽和过2,000个用户I/O。这个有史以来单颗芯片拥有最高逻辑密度和最大I/O数量的FPGA能够为未来最先进ASIC和SoC技术的模拟与原型设计提供支持;同时,也将广泛支持测试测量、计算、网络、航空航天和国防等相关应用。尤其是在对人工智能 (AI)、机器学习 (ML)、视频处理和传感器融合等领域的领先算法
发表于 2019-08-22
350亿个晶体管、900万个系统逻辑单元,赛灵思最大FPGA出炉

美初创公司推出史上最大AI计算芯片有1.2万亿个晶体管!

据BBC新闻报道,当地时间 8 月 19 日,美国加州 AI初创公司 Cerebras Systems 宣布推出世界上最大的芯片,这款名为“The Cerebras Wafer Scale Engine”的芯片(下文称 WSE)拥有 1.2 万亿个晶体管,但只比标准的iPad稍大一点。据该公司数据资料显示,这个 42,225 平方毫米的WSE芯片有着400,000 个核,比英伟达最大的 GPU 还要大 56.7 倍,这些核心通过一个细粒度、全硬件的片内网状连接的通信网络连接在一起,提供每秒 100 PB 的总带宽。同时其速度大约英伟达家的 3000 倍,存储带宽更是多达 1000 倍。值得一提的是,现在大多数芯片是在 12 英寸
发表于 2019-08-21
美初创公司推出史上最大AI计算芯片有1.2万亿个晶体管!

台积电:摩尔定律还活着,晶体管密度还可更进一步

翻译自——tomshardware 摘要:摩尔定律的核心理念是提高晶体管的密度,现在我们通过并行化或者改进封装来实现。 台积电表示,尽管最近的时代思潮与摩尔定律相反,但摩尔定律依然存在。台积电还展示了一个巨大的2500平方米的硅中介层,包括8个HBM内存芯片和两个大处理器。本文讲述了台积电如何利用多层堆叠的方法来提高芯片性能。 台积电新任全球营销主管Godfrey Cheng在博客中写道:摩尔定律与性能无关,而是与晶体管密度有关。传统的方法,虽然性能是通过提高时钟速度和体系结构来提高的,但今天是通过硅架构创新和计算工作负载的线程化或并行化达到高性能目的,因此这需要增加芯片大小。这就说明了晶体管
发表于 2019-08-21
台积电:摩尔定律还活着,晶体管密度还可更进一步

小广播

换一换 更多 相关热搜器件

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关:

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2019 EEWORLD.com.cn, Inc. All rights reserved