台积电：摩尔定律还活着，晶体管密度还可更进一步

翻译自——tomshardware

摘要：摩尔定律的核心理念是提高晶体管的密度，现在我们通过并行化或者改进封装来实现。

台积电表示，尽管最近的时代思潮与摩尔定律相反，但摩尔定律依然存在。台积电还展示了一个巨大的2500平方米的硅中介层，包括8个HBM内存芯片和两个大处理器。本文讲述了台积电如何利用多层堆叠的方法来提高芯片性能。

台积电新任全球营销主管Godfrey Cheng在博客中写道：摩尔定律与性能无关，而是与晶体管密度有关。传统的方法，虽然性能是通过提高时钟速度和体系结构来提高的，但今天是通过硅架构创新和计算工作负载的线程化或并行化达到高性能目的，因此这需要增加芯片大小。这就说明了晶体管密度的重要性，因为芯片成本与其面积成正比。

台积电正利用其最新的N5P流程节点(N5P process node)解决这一问题。该节点是台积电几周前宣布的N5节点的改进版本。与N5相比，该节点将提供7%的高性能或15%的低功耗，预计2021年实现。Cheng说，它将拥有世界上最高的晶体管密度，尽管到那时英特尔的7nm工艺可能已经占据了这一优势。但台积电表示，5nm制程并非终点。

“在了解了我们的技术路线图后，我可以有把握地说，台积电在未来几年里将继续开拓创新，我们将继续缩小单个晶体管的体积，并继续提高密度。”在未来的几个月和几年里，随着我们向新的节点迈进，你们将会听到更多来自我们的消息。”

晶体管微缩当然受到原子极限的限制。电流晶体管的栅长约为20nm，而水分子的尺寸为0.275nm。Godfrey Cheng指出，由于摩尔定律本质上是建立在密度增加的基础上，可以通过多种方法将更多晶体管压缩在集成电路中。第一是改进封装，这是芯片外壳的行业术语；另一种方法是从硅转向二维材料，台积电正在元素周期表中寻找这种材料。

“通过潜在地使用这些新材料，如果它的密度大幅提高的话，我们就可以在称为单片3D集成电路的东西中堆积多层晶体管。你可以在GPU之上添加CPU，在AI边缘引擎之上添加CPU，在两者之间添加内存层。摩尔定律并没有消亡，还有许多不同的途径可以继续增加密度。”

他继续说到系统级性能问题。保持CPU、GPU和AI处理器等芯片的数据供应是很重要的，因此提供接近内近核心的内存以降低延迟和能量异常关键。台积电已经从设计与工艺联合优化(DTCO)时代过渡到系统-技术协同优化(STCO)时代。

这是通过先进的封装完成的，其中台积电支持硅基插入器和硅基扇出型封装集成，它还拥有将芯片堆叠在晶片上，或将晶片堆叠在其他晶片之上的技术。台积电展示了一个接近2500平方米的世界上最大的硅中介层，其上放置了2个600平方米的处理器和8个75平方米的HBM内存芯片，这使得基于插入器的封装上有1800平方米的计算和内存硅，远远超过传统的网格大小限制的两倍。

台积电并不是唯一一家致力于先进封装的公司，英特尔(Intel)最近也展示了一些令人印象深刻的封装技术。

另一方面，《电子时报》周三报导称，台积电将投资65亿美元扩大晶圆厂产能。报告还说，该公司略微上调了今年的资本支出预测(超过110亿美元，而此前的预测是100亿至110亿美元)，这表明需求好于预期。

延伸阅读

HBM？

HBM（High bandwidth memory）是一款新型的CPU/GPU内存芯片（即“RAM”），就像摩天大厦中的楼层一样可以垂直堆叠。基于这种设计，信息交换的时间将会缩短。这些堆叠的芯片通过称为“中介层 (Interposer)”的超快速互联方式连接至 CPU 或 GPU。将HBM的堆栈插入到中介层中，放置于 CPU 或 GPU 旁边，然后将组装后的模块连接至电路板。

尽管这些HBM堆栈没有以物理方式与CPU或GPU集成，但通过中介层紧凑而快速地连接后，HBM 具备的特性几乎和芯片集成的RAM一样。

功耗效率

在过去的七年里，GDDR5 在业界发挥了重要作用。迄今为止，这项显存技术中的海量存储功能几乎应用在每个高性能显卡上。

但是随着显卡芯片的快速发展，人们对快速传输信息（“带宽”）的要求也在不断提高。GDDR5 已经渐渐不能满足人们对带宽的需要，技术发展也已进入了瓶颈期。每秒增加1GB的带宽将会带来更多的功耗，这不论对于设计人员还是消费者来说都不是一个明智、高效或合算的选择。因此，GDDR5 将会渐渐阻碍显卡芯片性能的持续增长。HBM 重新调整了内存的功耗效率，使每瓦带宽比 GDDR5 高出 3 倍还多。

更小巧的外形设计

除了性能和功耗外，HBM在节省产品空间方面也独具匠心。随着游戏玩家对更轻便高效的电脑追求，HBM 应运而生，它小巧的外形令人惊叹，使游戏玩家可以摆脱笨重的GDDR5芯片，尽享高效。此外，HBM比GDDR5节省了94%的表面积！