FARADAY选择Cadence VoltageStorm用于高级65nm低功耗签收

　全面的静态和动态功率分析能力可以实现复杂低功耗设计的精确签收分析

台湾新竹，2007年11月13日—全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)，与领先的ASIC和硅智产（SIP）无晶圆IC设计公司智原科技(TAIEX: 3035)，今天宣布智原已经采用Cadence VoltageStorm 功率分析技术进行低功耗签收，并支持智原的尖端低功耗设计。智原使用VoltageStorm的静态和动态功率分析检验其高级低功耗设计技术，包括功率门控、去耦合电容优化和多电源多电压（MSMV）规划。

智原有一套现成的功率分析解决方案，目前已经成功发展到90纳米级别。不过由于意识到了65纳米及以下级别低功耗签收带来的新技术挑战，智原对目前市面上所有商用的功率分析和电压降解决方案进行了深入的评估。VoltageStorm功率分析被选为精确检验智源的复杂低功耗设计的惟一解决方案。此外，VoltageStorm分析和Cadence SoC Encounter RTL-to-GDSII系统（智源所选的设计实现方案）的结合，带来了一个卓越的解决方案，能够在实现过程中优化电源开关和去耦合电容，它被证明对智源有着极高的价值。

“我们对65纳米高级低功耗设计的功率分析的精确性非常关注，”智原SoC开发及服务部副总裁C. J. Hsieh说。“经过我们的严格评估，VoltageStorm分析清楚地表现了它的功能性、精确性、容量和性能都符合我们未来的生产需要。能够从SoC Encounter系统直接进行VoltageStorm分析的能力为我们的后端设计工程师大大提高了易用性。”

VoltageStorm的静态和动态功率分析是Cadence低功耗解决方案的一个关键构成，也是Encounter IC设计平台不可或缺的一部分，它可以检验全芯片电压降和电源连线的电迁移。去耦合电容和电源开关的自动优化也通过与SoC Encounter系统的紧密结合成为可能。

“在65纳米及更低的级别下，低功耗设计团队正确优化退耦电容控制动态瞬间电压降是非常重要的，并且要减少用于关闭逻辑块的电源开关的数量，”Cadence数字实现部副总裁Chi-Ping Hsu说。“SoC Encounter系统与VoltageStorm功率分析的结合，实现了完全的自动优化，并且在设计流程中用能够实现精确签收的分析取代工程臆测，大大提高了硅片质量（QoS）和出带可靠性。”

VoltageStorm功率分析可以让低功耗设计团队将电压降控制到最低，避免电迁移，将新增退耦电容和电源开关的效率最大化，有助于保证强劲的功率网络设计，避免其成为芯片故障的原因。