EUV吞吐量/掩膜/成本/光罩/产能/工艺步骤深度分析

　　在每年一度的半导体行业战略研讨会(ISS)上，半导体行业的高管们都会讨论半导体技术趋势和全球市场的发展。这篇文章介绍了一位行业观察家在会议上分享的内容和结论。下面就随嵌入式小编一起来了解一下相关内容吧。

　　为什么使用EUV?

　　半导体行业的公司过去曾经讨论过，当EUV光刻技术的成本低于光学光刻时，将在半导体制造中实施EUV技术，但是现在，一些其它的因素正在推动EUV技术的采纳。

　　周期时间 - 单次EUV曝光可以取代3次或更多的光学曝光，每个掩模层可以节省大约1.5天的时间。

　　边缘放置误差(EPE) - 创建图案时使用多个掩膜会导致EPE的增加，将多个光学掩模简化为单个EUV掩模可以将EPE减少高达90%。

　　图案保真度 - EUV能够创建出比多重图形曝光技术更一致和更清晰的图案，从而能够实现更严格的电气参数分布。

　　成本 - 在某些情况下EUV也可能节约成本，但驱动EUV的主要是以上三点，即便稍微贵一些，EUV也会因为上述三个优势而被使用。

　　哪里需要EUV?

　　NAND

　　不需要-NAND正处于从2D向3D的转换过程中(2017年，3D NAND的产量首次超过了2D NAND)，NAND发展的主要驱动来自于层数的扩展，而不是光刻技术的进化。3D NAND相对更适合光学光刻，主要受到沉积和蚀刻发展的推动。

　　逻辑器件

　　需要-目前正在爬产的7nm逻辑器件使用光学光刻，有80多层掩膜，5nm器件的掩膜数量将增加到100多个，而且整个周期时间长达6个月。我们预计，EUV将用于第二代和第三代7nm逻辑工艺。

　　DRAM

　　需要-但是落后于逻辑器件。相较于逻辑器件，DRAM的工艺更简单，掩模数量大约有5nm逻辑工艺的一半，多重图案掩膜数也更少。三星已经推出了18nm的DRAM，而且在没有采用EUV技术的情况下推出了更低工艺尺寸的DRAM。我们预计EUV将被用到DRAM上，但是在时间上会落后于逻辑器件。

　　第一代7nm逻辑工艺(7)

　　台积电宣布于2017年第三季度投产了其7FF工艺，目前正在爬产阶段。格罗方德预计将在今年晚些时候推出其7LP工艺。这两种工艺都是基于光学光刻的，没有使用EUV光刻层。这两种工艺的最小金属间距(MMP)均为40纳米，采用SADP生产出1D金属图案。

　　第二代7nm逻辑工艺(7c)

　　去年，格罗方德在其技术研讨会上讨论了他们在EUV上的第一步动作，即在没有保护膜的情况下使用EUV制造触点和过孔。触点和通孔的开口面积较小(约百分之几)，因此落在光罩上的粒子不太可能导致印刷缺陷。在没有保护膜的情况下生产触点和过孔可以最大限度地提高吞吐量，并且开始使用EUV时无需使用保护膜。虽然目前还没有足够的数据能够确定这种生产方式能够达到可以接受的良率，但是格罗方德认为可以。

　　台积电已经在私下讨论将EUV引入第二代7nm工艺的可能性。在日前举办的2017年Q4法说会上，台积电透露，其极紫外光光刻机(extreme ultraviolet lithography: ，简称EUV光刻机)产能已经取得了较大的进步，目前已经将其电源功率提高到160W，助力7nm和5nm制造，而250瓦EUV也已经安装到位。

　　相对来说，7c比较容易实现，不会造成面积缩小，所以不需要重新设计，7c中使用5个EUV光刻层替换15个光学光刻层，从而减少了周期时间，EPE和来改善循环时间，EPE和电气分布特性也得到了改善。

　　为了实施7c工艺，需要以下条件：

　　高吞吐能力的EUV工具-在某种程度上，确定的功耗和吞吐量是不变的。ASML的机器有多个旋钮可以调整吞吐能力，他们现在正在尽最大努力提高吞吐能力和机器运行时间。他们现在出货的NXE3400b应该满足这个要求。

　　大于90%的正常运行时间-在12月份的IEDM会议上，英特尔表示他们的EUV机器的正常运行时间只有75%左右。我采访光刻技术专家时着重提出了这个问题。ASML应该有计划改善正常运行时间，NXE3400b的正常运行时间预计好不少。

　　保护膜 - 如果需要使用保护膜，它必须确保能够承受所使用光源的功率。这个应该没有问题。

　　光罩检查-尽管不是最佳方案，但是现在使用eBeam检查。

　　光刻胶 - 目前的光刻胶对于7nm来说已经足够好了，尽管针对30mJ/cm2的剂量可能比针对20mJ/cm2的要高。

　　据这位观察家预计，2019年早期7c工艺就会投产。

　　第三代7nm逻辑工艺(7+)

　　台积电和格罗方德都宣布了各自的7nm+计划，这种工艺下采用EUV光刻技术，接触和过孔需要增加1个单独的金属层。这将导致尺寸的缩放，因此需要客户重新设计。三星的7LPP工艺也面临这个情形。为了在金属层上采用EUV光刻技术，因为金属层的开放面积比例较高，因此需要使用保护膜。

　　据我预计，7nm+工艺的MMP为36nm。在使用EUV的情形下，设计可以是2D模式，而不是7和7C使用的1D。这意味着不仅最小金属间距会从40nm降低到36nm，设计还会从1D向2D的方向发展，从而改善布线效率，并进一步降低硅片尺寸。7+工艺将用9个EUV层代替23个光学层。

　　为了实现7+工艺，需要以下条件：

　　与上述7c要求相同的条件;

　　台积电和格罗方德的7和7c产品需要重新设计。

　　一个保护膜，理想的传输效率> 90%。

　　光化检查，保护膜可以不进行eBeam检查。

　　据预计，7+工艺将在2019年中到晚些时候开始进入爬产阶段。

　　英特尔怎么样?

　　英特尔的10nm工艺正处于爬产阶段，它和代工厂的7nm+工艺类似。英特尔的10nm工艺使用了代工厂没有使用的一些尺寸增强技术，对于一些随机逻辑单元来说可能密度更高，但代工厂的SRAM单元尺寸更小，所以哪种工艺密度更高取决于具体设计。

　　英特尔公司光刻总监Janice Golda在最近接受采访时表示，英特尔还没有决定是否推出一个EUV节点，但是在准备就绪时会推出。

　　英特尔对工艺的进展介绍引申出一个因问题，7nm何时爬产?英特尔曾经表示是2020年，但可能会跳票。

　　英特尔正在计划推出10nm+和10nm++工艺，当被问及英特尔是否可能为其中一个工艺引入EUV时，Janice表示可以。据我估计，英特尔会在2019年推出的10nm+工艺上采用EUV。

　　5nm逻辑工艺(5)

　　在5nm中会更广泛地在11层或12层中使用EUV，EUV用于触点、过孔以及关键金属层，也可能用于鳍片切割。

　　鳍片和栅极目前分别采用SAQP和SADP工艺生产。由于SADP和SAQP能够产生晶体管成型所需的平滑线条和空间，因此我预计，即使引入了EUV，SADP和SAQP工艺也能继续使用。然而，在产生5nm的鳍片时，需要使用4或5个基于SAQP工艺的切割掩模，这道工艺可以用单个EUV切割掩模来替代。

　　最小金属间距将是将是26nm，这是1D EUV的间距阈值。

　　三星的路线图是在2019年推出6纳米和5纳米，而台积电也宣布将在2019年推出5纳米。格罗方德还没有宣布5nm的推出日期，据我预计会是2020年。

　　为了实现5nm逻辑工艺，需要以下条件：

　　和7c/7+工艺相同的条件;

　　保护膜的传输效率> 90%或更好;

　　光化检查技术是必须的;

　　更好的光刻胶。一位光刻技术专家曾经说过，5nm的缺陷率太高了，光刻胶的剂量可能会在70mJ/cm2左右。除非使用更好的光刻胶，否则剂量会随着间距的缩小而增加，为了实现合适的吞吐能力，我们需要把剂量控制在50mJ/cm2以下。鉴于6nm/5nm的推出时间预计为2019年底，因此留给光刻胶的改善时间只有12到18个月。

　　EUV吞吐能力

　　了解保护膜的吞吐能力和光刻胶剂量如何影响EUV的吞吐能力是非常重要的。ASML有许多可调整项可用于优化EUV工具，但是我无法得知它的吞吐能力模型，所以下面给出的只是对吞吐量的简单近似。此处所示的吞吐能力不是绝对值，只是表示相对的影响。

　　首先要了解的第一件事是光通过曝光工具的路径。EUV光穿过保护膜(如果使用保护膜的话)后，从光罩上反弹，然后再次穿过保护膜(如果使用保护膜的话)。还有一种可选的类似于保护膜的薄膜，可以实现更高的传输效率。图1显示了光在曝光工具中的传输路径。

图1 光在曝光工具中的传输路径

　　目前，保护膜的透光率为83%，通过两次后，只有69%的光线到达晶圆上，如果再使用薄膜的话，透射率就降到了60%。如果将保护膜的透光率提高到90%，那么只有81%的光线到达镜片上，如果晶圆同时带有保护膜和薄膜的话，透射率便会降至77%。

　　图2显示了吞吐能力和剂量以及透射率的关系。

图2 EUV系统吞吐量

　　图2中的虚线表示在250瓦的光源下，采用96个步骤，不使用保护膜，剂量为20mJ/cm2，吞吐能力能够达到ASML之前宣布的125wph。在ISS会议上，ASML谈到了以更低的功率、更长的正常运行时间得到125wph吞吐能力的方法。如果需要更多的工艺步骤的话，吞吐能力便会下降，逻辑器件的平均工艺步骤为110个左右。逻辑芯片不会填充整个光罩区域。图2显示了剂量对吞吐能力的巨大影响。ASML可以通过一些方式将这个曲线平坦化，降低剂量的影响，但是剂量仍然是影响吞吐能力的一个关键因素。

　　剂量和吞吐能力

　　从图2可以看出，剂量增加会降低吞吐能力。基于我和多位使用EUV工具的光刻工程师的讨论，目前的7nm工艺预计会使用30mJ/cm2的剂量。到5nm时，除非光刻胶技术出现明显的提升，否则它的剂量会大幅上升到70mJ/cm2。为了保证合理的吞吐能力，需要把5nm的剂量降低到50mJ/cm2以下，为了实现6nm/5nm的量产计划，还有12到18个月的时间解决光刻胶问题。

　　晶圆产量预测

　　在预期中的7、7c、7+(和英特尔的10+)工艺爬产之后，我开发了一个图3所示的晶圆产量预测(以千片晶圆/年为单位)。

图3 晶圆产能预测

　　这个表给出的只是逻辑器件的预测，在逻辑器件之后，预计DRAM将会在2020年和2021年用上EUV光刻技术。图标中包含了全球用于逻辑器件的300mm晶圆产能，以及EUV的占比。2019、2020以及2021年EUV的占比分别为2.75%、5.40%和8.52%。图中逻辑器件晶圆产能数据来自于IC Knowleddge-300mm Watch数据库-2017-第六版。

　　图中还给出了EUV层数数据。我将各个工艺需要的EUV层数和当年上线的EUV工具进行了对比，经过对吞吐能力的保守预测之后，我发现它们将消耗掉大部分可用产能，只有一少部分能够用在DRAM的生产上。我将这些层数预测值拿给ASML看，和ASML的预期基本一致。

　　掩膜

　　图4显示了7nm、7c、7+和5nm预计的掩膜数量和计算得出的周期时间。从这张图可以看出，采用光学光刻技术的5nm晶圆的生产周期时间大约需要6个月，而使用EUV光刻技术的话，周期时间不到4个月。

图4 不同工艺节点的掩膜数量和周期时间

　　成本

　　在图5中，我比较了7c和7nm工艺的晶圆成本、资本支出、洁净室面积和周期时间的预测值。目前7nm的EUV掩模成本大约是ArFi掩模成本的6倍，虽然成本会随着产量的增加而下降，但是我认为它的下降幅度有限。7nm需要83个光学掩模，而7c工艺则需要68个光学掩模和5个EUV掩模。假设使用250瓦的光源，正常运行时间为90%，不使用保护膜，光刻胶剂量选择为30mJ/cm2。吞吐量按图2数据，计算方法选择IC Knowledge – 战略成本模型 – 2017 – 第五版，计算结果如图5所示。

图5 7nm工艺相关EUV成本和性能

　　通过图5可以看出，两种工艺的成本差不多，但是7c工艺的洁净室尺寸更低，周期时间更多。当然，EPE和电气分布参数也会更好，但是图中没有显示出来。

　　光罩成本分摊

　　目前EUV的光罩版成本大约是ArFi的6倍。ASML的Mike Lercel与Photronics一起研究得出的结论是，一旦EUV上量，成熟的EUV光罩成本会降低到ArFi的2倍到3倍，这种对比对我来说似乎是合理的。

　　在图6中，分别假设EUV光罩成本是ArFi的6倍、4倍和2倍，我比较了5nm工艺下一个完整光罩套件的分摊成本。当是4倍时，两种光罩套件的分摊成本差不多，因为大部分被EUV取代的多重图案工艺使用的就是4个AiFi掩模。当小于4倍时，EUV光罩成本比光学光罩成本更便宜。

图6 完整光罩套件的分摊成本

　　另一个关键的问题是，对于5nm的光学或EUV光罩套件，都必须在光罩套件上生产大量的晶圆，以摊薄光罩成本。这个问题实际上牵涉到整个行业的发展，即设计成本和光罩套件的成本如此之高，以至于所生产产品的数量必须足够大，才能够经济地使用这些工艺。

　　逻辑工艺步骤

　　为了衡量EUV对设备行业的影响，图7绘制了7nm、7c、7+和5nm工艺下ALD/CVD沉积、干法蚀刻以及曝光工艺的步骤。由于使用了EUV，从7nm到7c再到7+，ALD/CVD沉积的步骤数量是下降的，但是到了5nm节点，由于工艺复杂性的增加，ALD/CVD沉积步骤数又开始回升。干法蚀刻步骤的变化情况也大抵如此。

图7 不同工艺节点下ALD/CVD沉积、干法蚀刻以及曝光工艺的步骤

　　如前文所述，即使到了2021年，EUV占整个逻辑晶圆的比例也没有超过10%，而且沉积和蚀刻的步骤数从7nm到5nm的下降也不多，所以EUV不会对设备行业带来多大的影响。需要指出的是，由于3D NAND的产量正在迅速攀升，这种器件的生产使用了相当多的沉积和蚀刻工具，所以3D NAND会被设备行业带来比较明显的影响。

　　逻辑材料支出

　　与工艺步骤数和EUV对设备的影响类似，图8显示了新工艺对材料支出的影响，除了某些特殊的材料，整体而言影响并不太大。

图8 新工艺对材料支出的影响

　　结论

　　1、只要达到合理的正常运行时间，EUV在7nm逻辑工艺中的触点和过孔上就能得到大规模应用，如果需要使用保护膜，合适的保护膜方案会及时出现。

　　2、在7+工艺中的金属层上使用EUV光刻技术时需要使用保护膜，届时保护膜方案可能会及时出现。

　　3、5nm对光刻胶提出了严峻的挑战，同时也需要更好的保护膜透射率以及光化检查手段。

　　4、EUV最初主要应用在逻辑器件上，普及相对比较缓慢，所以对材料和设备的影响都很小，而且这种影响很可能会被其它产品抵消掉。

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