eGaN FET比拼MOSFET，驱动器和布局

　　在本系列的第一篇文章中，我们使用不同的衡量标准对增强型氮化镓（eGaN）功率器件和先进的硅MOSFET进行了比较。eGaN FET之所以与硅器件不同，是因为它们具有明显更快的开关速度，因此我们必须研究针对栅极驱动、布局和热管理的不同要求，而在某种程度上这些因素都是相互影响的。

　　为了确定栅极驱动电路的要求，以及它们与传统硅MOSFET驱动器的区别，我们必须将硅FET器件和eGaN FET器件的参数进行比较（表1）。在考虑栅极驱动要求时，eGaN FET的三个最重要参数是：最大允许栅极电压、栅极阈值电压、“体二极管”压降。

　　与传统硅器件相比，eGaN FET最大允许的栅极至源极电压是较低的。其次，其栅极阈值与大多数功率MOSFET相比也是较低的，但它受负温度系数的影响没那么大。第三，“体二极管”正向压降要比同等的硅MOSFET高1V。

　　栅极下拉电阻

　　eGaN FET提供的一大优势是其可实现的开关速度。然而，伴随这个新功能的更高di/dt和dV/dt不仅要求布局具有更小的寄生电容、电阻和电感，而且还会给栅极驱动器增加一些新的考虑因素。让我们看一个半桥电路，该电路使用一个具有高dV/dt导通值的补偿器件，如图1所示。‘米勒’充电电流从漏极（开关节点）经过CGD和CGS直到源极，以及通过CGD到RG（内部栅极电阻）和RSink（栅极驱动器吸收电阻）再到源极。避免这个器件dV/dt（米勒）导通的条件是：

　　其中：α= 无源网络时间常数（RG + RSink） x （CGD + CGS） dt = dV/dt 开关时间。因此，为了避免eGaN FET的米勒导通，有必要限制器件栅极和源极之间的总电阻路径（内部栅极电阻RG和外部栅极驱动吸收电阻RSink）。有人可能会辩称，对于具有良好米勒比率（QGD/QGS（VTH）《1）的器件来说，不必有这样的要求。但实际上，由于QGD会随VD而增加，这个比率将随着开关电压的增加而慢慢变差，因此不能单单依靠它来防止米勒导通。

　　在本系列的第一篇文章中，我们使用不同的衡量标准对增强型氮化镓（eGaN）功率器件和先进的硅MOSFET进行了比较。eGaN FET之所以与硅器件不同，是因为它们具有明显更快的开关速度，因此我们必须研究针对栅极驱动、布局和热管理的不同要求，而在某种程度上这些因素都是相互影响的。

　　为了确定栅极驱动电路的要求，以及它们与传统硅MOSFET驱动器的区别，我们必须将硅FET器件和eGaN FET器件的参数进行比较（表1）。在考虑栅极驱动要求时，eGaN FET的三个最重要参数是：最大允许栅极电压、栅极阈值电压、“体二极管”压降。

　　与传统硅器件相比，eGaN FET最大允许的栅极至源极电压是较低的。其次，其栅极阈值与大多数功率MOSFET相比也是较低的，但它受负温度系数的影响没那么大。第三，“体二极管”正向压降要比同等的硅MOSFET高1V。

　　栅极下拉电阻

　　eGaN FET提供的一大优势是其可实现的开关速度。然而，伴随这个新功能的更高di/dt和dV/dt不仅要求布局具有更小的寄生电容、电阻和电感，而且还会给栅极驱动器增加一些新的考虑因素。让我们看一个半桥电路，该电路使用一个具有高dV/dt导通值的补偿器件，如图1所示。‘米勒’充电电流从漏极（开关节点）经过CGD和CGS直到源极，以及通过CGD到RG（内部栅极电阻）和RSink（栅极驱动器吸收电阻）再到源极。避免这个器件dV/dt（米勒）导通的条件是：

　　其中：α= 无源网络时间常数（RG + RSink） x （CGD + CGS） dt = dV/dt 开关时间。因此，为了避免eGaN FET的米勒导通，有必要限制器件栅极和源极之间的总电阻路径（内部栅极电阻RG和外部栅极驱动吸收电阻RSink）。有人可能会辩称，对于具有良好米勒比率（QGD/QGS（VTH）《1）的器件来说，不必有这样的要求。但实际上，由于QGD会随VD而增加，这个比率将随着开关电压的增加而慢慢变差，因此不能单单依靠它来防止米勒导通。

　　基于同样的原因，在总线电压非常低的情况下，由于QGD/QGS（VTH）仍远小于1，因此不一定要符合公式（1）。为了安全起见，对于更高电压的器件，推荐使用0.5Ω或0.5Ω以下的栅极驱动下拉电阻。

　　栅极上拉电阻

　　由于eGaN FET的总米勒电荷（QGD）远小于相同导通电阻的功率MOSFET，因此eGaN FET器件的开关速度有可能比后者快得多。如上所述，在“硬”开关转换期间，太高的dV/dt实际上会形成直通状态而降低效率。因此我们建议器件具有调整栅极驱动上拉电阻的能力，以最大限度地减小转换时间，从而不会引起其他不必要的机械部件损耗。这样也可以调整开关节点电压的过冲和振铃来改善EMI。在功率MOSFET应用中，这是以一个电阻和一个反并联二极管串接在栅极驱动输出端来完成的。然而，对于eGaN FET来说，由于阈值电压很低，我们并不推荐这种做法，而是采用最简单的通用解决方案，将驱动器中的栅极上拉和下拉连接分割开来，并在需要时可让分立电阻插入。

　　eGaN FET反向偏置或“体二极管”操作具有无反向恢复损耗的优点。然而，这种优势可以被更高的“体二极管”正向压降所抵消。二极管传导损耗因此会很大，特别是在低电压和高频率的情况下。然而，与二极管的反向恢复损耗不同的是，这些传导损耗可以通过合适的死区时间管理而降至最低，因为这种管理可以最大限度地减小“体二极管”的导通时间间隔。

　　硅栅极驱动器和控制器一般在低电压时具有20ns（±10ns）的有效最小死区时间，并且随总线电压的增加而增加，对于600V驱动器来说大约增加至400ns（±100ns）。eGaN FET的栅极电容和米勒电容都要比等效的硅器件小很多，因此导通和关断延迟更短，开关时间也更短。这些更短和更不易变化的开关时间便于实现更加严格的死区时间控制，进而有利于减少“体二极管”的传导损耗。最好的死区时间是减小到上述值的一半和四分之一之间，并降低相似的变化幅度。在这期间，eGaN FET栅极驱动器具有死区时间调整功能是有好处的。我们可以根据栅极驱动源的不同情况，简单地通过延长关断时间从而延长脉冲或者通过延长导通时间缩短脉冲来完成。

　　栅极驱动的电源调整

　　eGaN FET器件目前的6V最大栅极电压确实会限制栅极驱动的电源范围，因此至少需要某种形式的电源调整。我们最关注的是半桥配置的浮动或高侧电源。如果想以一种简单的方法来提高低侧（以接地为基准）和高侧电源之间匹配程度，我们可以使用“匹配”二极管，如图2所示的分立栅极驱动器来实现。

　　这种做法只适合死区时间和“体二极管”导通值最小的互补开关型半桥应用。对于eGaN体二极管导通时间显著长于自举二极管导通时间的应用来说，2V“体二极管”压降将加到电源电压上，这可能导致高侧电源出现过压。这种情况就需要使用后自举稳压电源形式。与硅器件相比，eGaN FET的这种有限的最高过驱量确实会增加栅极驱动电源的复杂性。

　　根据既定与功率MOSFET不同的eGaN FET驱动器要求，我们可以界定eGaN FET栅极驱动器IC。首先，为了利用现有的MOSFET控制器和电平转换基础设施，我们建议使用简单的eGaN FET驱动器接口IC。这部分被定义为任何控制器与eGaN FET之间的接口，如图3所示。相同的器件还可以用于同步整流和单开关隔离型拓扑（例如反激和正激）。当栅极驱动器功能通常都在控制器外部实现时，这些器件还适合用于数字控制器。我们建议的器件引脚分布和引脚描述分别如图4和表2所示。

　　布局考虑

　　最大可允许的6V栅极电压仅比推荐的5V驱动电压高1V。这个限制要求精确的栅极驱动电源以及eGaN器件和栅极驱动器之间的有限电感，因为电感会造成栅极上出现电压过冲。虽然一些过冲是可以接受的，但也可以完全避免，只要栅极电感满足以下等式：

　　其中：

　　RSource = 栅极驱动器上的源电阻

　　LG = 栅极驱动器与eGaN器件之间的环路电感

　　这样，对于给定的栅极环路电感，一定有一个最小的源电阻值，用以防止VGS超过其最大限值。

　　由于宜普（EPC）器件采用芯片级封装，其封装电感是微不足道的，所以我们可以把共源电感问题当作布局问题，而非栅极驱动器要求。然而，这些因素相互牵扯在一起，无法形成一个清晰的区分。

　　CSI的加入将在di/dt期间在CSI上产生一个与栅极驱动电压相反的电压，从而降低效率，增加导通和关断时间。因此，为了获得最优异的开关性能，关键就是最小化共源电感。乍看起来矛盾的是，如果我们接受CSI会导致增加开关损耗的代价，增加CSI将降低米勒导通的可能性。这是因为在互补器件的“硬”导通时，CSI上的电流交换di/dt将导致栅极上出现负电压，从而在部分电压转换期间有助于器件保持关断状态。

　　这里没有说明的是，CSI、栅极电容和栅极驱动下拉环路现在形成了一个LCR谐振电路，需要加以抑制以避免在栅极上出现等效的正电压振铃。这种振铃可能在接近末端甚至在电压转换完成后再次使器件导通。虽然增加栅极驱动吸收电阻有助于抑制这种LCR谐振，代价是增加了米勒导通敏感度，如果加入于谐振频率点具有电阻特性（损耗）的铁氧体磁珠，我们可以取得相同效果，其米勒导通敏感度也不会增加那么多。请参考图5的等效电路和图6所示的概念性开关波形。这种效应有时很难与dV/dt导致的米勒导通区分。总而言之，CSI对于eGaN FET的重要性要比对于硅器件的重要性高得多，因为其具有更高的di/dt和dV/dt，应该通过仔细的布局设计，把它们减小到最低限度。

　　建议的布局

　　根据上述不同考虑因素，我们可以开发一些推荐的布局。这里的布局表示的是一种半桥配置，但遵循上述要求也可以扩展到其他应用。

　　图7和图8分别显示了简单和复杂的4层PCB。值得注意的是，我们需要尽量增加铜厚度，以限制电阻性损耗及改善散热性能（我们推荐的外层铜厚度为2盎司）。在这两个布局例子中，每个器件的源极连接都是从底下引出来，具有屏蔽功能，可以最大限度地减少额外的寄生CGD。在较简单的布局（图7）中，栅极返回连接做在较小的源极栅极焊盘上，可分离栅极返回电流和源极中的器件漏极电流路径，从而最大限度地减少CSI。

　　在图8所示的更复杂的设计中，我们则进一步将每个源极连接，通过第二层连接到现在的双屏蔽层，作为栅极驱动返回路径。漏极连接同样在第三层上引出。我们需要折衷的是，要想达到更低的CSI和整体环路/布局电感，几何结构需要增加寄生电容——特别是CDS（输出电容）——这是因为我们仍然需要最大限度地减小栅极到漏极的寄生电容。

　　散热考虑

　　由于本质上eGaN具有更低的导通电阻，这些器件的尺寸比具有同等导通电阻的功率MOSFET裸片小很多，因此具有高得多的等效热阻。然而，eGaN FET还具有低得多的FOM，因此具有较低的开关功率损耗。

　　这种功率损耗方面的改进可以补偿更高的热阻吗？为了回答这个问题，我们需要了解两种常见情形：（1）器件作为“倒装芯片”安装在印制电路板上，没有额外的散热器；（2）器件采用双面冷却方式安装。

　　单面冷却：

　　因为eGaN FET构建在标准硅晶圆上面的非常薄的异质结材料层上，因此这些器件直接安装在PCB上，由于没有任何背面冷却器件，其散热表现与相似装贴的硅器件不一样。需要完全了解的影响热性能表现结果的变量包括：（1）PCB铜箔面积；（2）铜厚度；（3）PCB材料；以及（4）器件周围的空气流通情况。

　　参考文献［6］测试了直接安装在FR-4 PCB材料上的多个行业标准封装。测量对象是1平方英寸、2盎司铜、具有足够铜及电气接触引线的器件。这种方法将器件外形的影响与PCB上铜所带来的冷却效果分隔。当不同封装被安装在一平方英寸的铜上面时（D2PAK封装的最小RTHJA为18℃/W，SO-8的最大RTHJA为34℃/W），我们看到的影响相对较小的。这是因为主要的热阻因素是透过PCB散热。与这些测试一致的是，据宜普公司估计，安装在一平方英寸、2盎司铜上的eGaN FET的RTHJA在静止空气中应该大约是40℃/W。这个性能可以通过增加空气流通而得以显著改善。

　　双面冷却：

　　为了确定宜普eGaN FET的最佳顶层冷却效果，我们构建了如图9所示的装置。针对这些“最佳案例”的热测量，我们将RDS（ON）用作温度灵敏度参数，而散热器经过水冷过程。根据宜普对eGaN FET一系列产品的测量数据表明，当冷却主要通过eGaN FET有效面积下方的硅基底进行时，其数据是12-14℃-mm2的标准化RTHJA。在这些条件下，宜普的大面积eGaN FET具有约2℃/W的RTHJA，小面积FET则具有约8℃/W的RTHJA。

　　实际上，可实现的双面冷却当然没有图9所示的那么优秀，还会导致最终热阻更高。在图10所示的配置中，两个器件由一个散热器同时冷却。这里多个裸片被放置在同一散热器下方。但是这样做必须十分小心，避免因为裸片稍微倾斜或距离PCB不同高度所引起的不均匀压力，继而造成机械性损坏。如3M、Dow Corning或BeRGquist产品等热传导材料已被成功采用，能够双面冷却散热器下方的多个裸片。

　　为了充分发挥宜普eGaN FET的全部优势，设计师必须理解如何设计在具有成本效益的PCB上工作的高成本效益驱动电路。在Shootout系列中的第一篇论文中，我们讨论了重要的品质因数（FOM），它可以帮助设计师预测在各种广泛应用中的产品性能。在本文中，我们讨论了栅极驱动要求、布局和热设计需要考虑的各种因素，这些因素对想要开发能够充分发挥eGaN FET优势的产品的设计师来说都很重要。

　　本系列的下一篇文章将讨论基于eGaN FET的以太网供电（POE）设计，这些设计的功率密度要比使用先进的功率MOSFET设计的类似电路高得多。