Verdi加强UVM源代码与交易级分析功能，使SystemVerilog testbenches的侦错更容易

    SpringSoft今天宣布Verdi™自动化侦错系统开始完全支持Universal Verification Methodology (简称UVM)。Verdi软件在既有的HDL侦错平台上新增全新的UVM源代码与交易级(Transaction Level)信息纪录功能，让工程师们能将复杂的SystemVerilog testbench结构具体化，以便轻松地进行先进系统芯片(SoC)测试的侦错工作。

    UVM即将成为业界标准，可确保整合来自不同来源或运用不同方法开发的testbench程序代码(也称为验证IP)能够重复利用并具备相互操作性。Verdi在整合的testbench与设计侦错环境中加入新功能支持UVM相关侦错工作，实现更高效率的交易级数据记录与检视功能，远胜过目前UVM基础架构所能提供的侦错信息。由于能够在交易级中具体看到testbench与正在测试的设计之间更丰富的数据，Verdi用户能够更完整地观察整个验证环境，这在复杂的回归测试阶段(Regression Test)尤其重要。

    SpringSoft产品营销处长李新基表示：「SystemVerilog具备独特的优势可克服验证复杂性，而UVM提供实现更佳验证相互操作性的基础架构。我们的UVM支持结合了Verdi现有广受业界采用的功能与更佳的UVM交易级记录功能，萃取更多侦错所需的关键数据。让工程师以更自然的方式、更深入了解和分析testbench活动，进而判断testbench或设计中是否发生了问题。」

更佳的UVM配置

    SpringSoft在业界标准SystemVerilog链接库支持之上完整支持 UVM源代码。此外，SpringSoft在Verdi系统中提供了定制SystemVerilog文件，可清楚地记录所有UVM组件之间的完整交易级数据到Verdi 的FSDB ( Fast Signal Database)。交易级数据可运用于既有的Verdi波形工具中，或全新推出的序列图表(Sequence Diagram)中。这种自动化机制免除了手工记录的麻烦，不必也不必改写testbench将交易输出为文字信息。

    崭新的UVM testbench侦错功能运用Verdi环境的多功能交易级侦错环境，让工程师能够在仿真后快速地进行testbench与设计的侦错工作。主要功能包括电子表格式的表格检视可以进行信息的排序与过滤，方便易用的类别浏览器(Class Browser)可以浏览Testbench结构，还有自动化来源码追踪功能可以找出testbench问题的源头。随着UVM的使用不断地演进并获得广大业界的采用，SpringSoft将计划在Verdi加入更先进的动态数据记录功能，并建立更多侦错自动化功能。