基于DSP和CPLD的智能相机系统设计与研制

　　（二）、逻辑和控制单元：

　　由于传感器产生的图像数据量很大，每秒产生的数据量为648×488×30Byte，在考虑中央处理器DSPVC5402的处理速度的情况下，决定对图像采取双路缓存，分路处理技术。进行图像缓存时，采用CPLD来实现地址发生器和逻辑控制功能。在本系统中，地址发生器和逻辑控制单元采用LATTICE公司生产的大规模复杂可编程逻辑器件ispLSI1048C来完成。ispLSI1048C是具有8000逻辑门，96个I/O口，12个专用输入口，四个时钟输入口，内部具有288个寄存器和48个GLB单元，其工作时钟可达50MHz 。缓存时，存储器的地址和数据隔离均由1048C来实现。同时，当DSP从缓存中读取数据时，数据信号和地址信号的隔离也由1048C来实现。另外，缓存通道的读写控制逻辑是在DSP的主控下，由1048C来完成，并实现和DSP进行数据缓存通信。该部分的设计如图3所示：

　　图3　逻辑控制单元结构简图

　　系统上电初始化后，由DSP向1048C发出写图像命令，1048C接到命令后，先根据场信号判断是否为一帧图像到来，然后根据像素时钟和行信号产生地址，对图像进行缓存。当一幅图像缓存完毕后，向DSP发出图像缓存完毕信号。DSP在接到图像缓存完毕后，一方面，控制1048C继续对下一帧图像进行缓存，另一方面，对缓存完毕后的图像进行检测。

　　（三）、中央处理单元：

　　中央处理单元是系统的核心部分，它涉及到系统工作效率、稳定性等问题。在综合考虑系统的处理速度、数据量、控制复杂度、系统设计复杂性、算法复杂性以及系统成本等因素后，本文选用美国德州仪器公司（TI）生产的高速数字信号处理器TMS320VC5402作为中央处理器，其工作频率可以达到100MHz，指令运行可达100MIPS ，能满足通常数字信号处理的需要。[page]

　　图4　中央处理单元结构简图

　　在系统设计时，对DSP程序进行了优化设计，其程序储存器采用Atmel 公司生产的FLASH AT29LV020 ，其大小为256K×8Bit，在运行时采用8Bit并行加载模式进行加载。同时考虑到要对处理结果进行实时显示，并考虑到显示过程，系统设计时采用了1M×8Bit的显示缓存。并将该缓存作为了系统的数据缓存器，在设计时将该部分缓存加在了显示控制部分，中央处理单元部分的结构如图4所示。

　　（四）、显示控制单元：

　　图像显示部分采用液晶显示屏来完成。液晶显示具有稳定可靠、功耗小、结构紧凑、显示内容丰富的特点，在嵌入式系统的开发设计中常用来作为人机界面并获得了广泛的应用。

　　在本系统中，要显示的是灰度位图，根据实际情况，图像的灰度级控制为256级，即8Bit。由于目前市场上没有能显示256灰度级的液晶屏，在系统设计时，采用了台湾元太公司生产的6.4’真彩色液晶屏PD064VT5，分辨率为640×480，刷新率为60Hz，其显示可达256K 色。在设计时，根据RGB到YUV的转换，将液晶屏的G通道和B通道并行接到了R通道上，实现了显示64级灰度图。驱动控制器由作者自行开发，其结构如图5所示。

　　图5　显示驱动控制单元

　　设计显示驱动控制电路时，控制和逻辑发生器、地址发生器单元仍采用1048C来实现，帧缓存器I和II的容量均为512K×8Bit。在显示时帧缓存器I和II是作为显示缓存来使用，在进行算法处理时，帧缓存器I和II则是作为数据缓存来使用。其逻辑控制均采用1048C来完成。[page]