您是否曾想在您的 FPGA 设计中使用先进的视频压缩技术,却发现实现起来太过复杂?现在您无需成为一名视频专家就能在您的系统中使用视频压缩。赛灵思新推出的 MPEG-4 编码器/解码器核可以帮助您满足视频压缩需求。
视频和多媒体系统正变得日益复杂,因此能否获得适用于您的系统的低成本的可靠 IP 核对您的产品上市极为关键。特别是,视频压缩算法与标准已变成极为复杂的电路,需要花费很长时间来设计,并且常常成为系统测试和发货的瓶颈。这些 MPEG-4 简易 (simple profile) 编码器/解码器核也许正好能满足您下一个多媒体系统设计的需要。
应用
MPEG-4 第 2 部分是下列国际视频编码标准系列中最新的标准:H.261、MPEG-1、MPEG-2 和 H.263。该标准于 1999 年被 ISO/IEC 批准作为《国际标准 14 496-2》(MPEG-4 第 2 部分)。MPEG-4 第 2 部分视频编解码器为大量多媒体应用提供了一个卓越的基础。该标准提供了一组特征和等级,可满足大量不同应用要求,如帧尺寸和使用差错恢复工具。这些应用的例子包括广播、视频编辑、电话会议、安全/监视、以及消费电子应用。
MPEG-4 第 2 部分使用的视频编码算法是从之前的编码标准发展而来。帧数据分成 16×16 个宏块,每个宏块包含 6 个 8×8 块,用于 YCbCr 4:2:0 格式化数据。采用半像素分辨率对运动进行估计可被用来对来自前一帧的预测块进行高效编码,而离散余弦变换 (DCT) 则提供了残余处理功能,以创建当前帧的更详细的视图。简易压缩标准提供 12 位分辨率的 DCT 系数,和每个采样 8 位的采样和重建帧数据。MPEG-4 简易编码的效率在一系列编码位速率下均优于在 MPEG-2 中使用的上一代的编码效率。
典型的多媒体系统可以使用 MPEG-4 在一个更大的系统中作为视频压缩组件。这种系统的一个例子就是端到端视频会议系统,它可以在两个或多个与会者之间传送压缩的位流。这些源的名称可以改变系统要求,因为会议的主要演讲者或出席者可能需要较高分辨率的视频和音频。这种类型的系统可以扩展至视频监视和安全应用,显示台用户可以决定对所有视频相机使用镶嵌幕显示,还是聚集于某个相机视图,以进行详细的实时分析。这些应用要求流的选择在接收器处进行,且能够处理实时查看规范。
FPGA 提供了卓越的可编程并发处理平台,可支持各种系统要求,同时又能满足系统吞吐率需求。赛灵思® MPEG-4 解码器核可以使用专门针对您的应用和系统要求而定制的可伸缩的多流接口来构建,同时 MPEG-4 编码器和解码器还可支持用户规定的最大帧尺寸。
|
图 1:MPEG-4 第 2 部分简易编码器核框图 |
|
图 2:MPEG-4 第 2 部分简易解码器核框图 |
体系结构
图 1 和 2 分别显示了 MPEG-4 简易编码器和解码器核的框图。这些设计采用了基于硬件的流水线架构,编码器上提供了一个主机接口,用于实现软件控制的速率控制。使用内含的存储器控制器,编码器的原始捕捉序列和解码器的重建帧被存储在片外存储器中,以便快速、低延迟地存取像素数据。它还提供了一个简单的 FIFO 接口,用于传输压缩位流,解码器可根据用户指定数量的位流定制构建。它还包含一个系统接口,以实现最大的可控制性和可观测性。
要创建可满足不同应用需求的可伸缩多流设计,随核附带的产品包中包含了大量用户指定编译时参数,从而使您可定制编码器和解码器。要创建资源高效的设计,您还可以设定最大支持帧的宽度和高度。那么编译后的设计将包含足够的存储器和寄存器,以支持低于或等于这两个参数的任意帧尺寸。其它参数可以让您对最终设计的伸缩性进行完全控制,精心构建一个专用于您的应用的系统。
表 1 和表 2 根据对最大支持帧尺寸和解码器输入位流数量的不同参数设置列出了编码器和解码器核的 FPGA 资源。表 1 中的所有编码器设计都使用了 16 个嵌入式 XtremeDSP™ 切片,而表 2 中的解码器则使用了 32 个嵌入式 XtremeDSP 切片。这些设计针对 Virtex™-4 元件,这些元件包含大量 18 Kb 块 SelectRAM™ 存储器和嵌入式 XtremeDSP 切片。其它兼容 FPGA 系列包括 Virtex-II、Virtex-II Pro 和 Spartan™-3 器件。
请注意,解码器设计可以自动根据要支持的位流数实例化输入 FIFO 数和支持多路复用/分用电路。MPEG-4 编码器可实现每秒约 48,000 个宏块的吞吐率,提供了超过简易等级 5 吞吐率规范的足够动力。同时,MPEG-4 解码器设计可以保持每秒约 168,000 个宏块的吞吐率,提供了对两个逐行 SDTV(720×480,60 fps)视频流或 14 个 CIF 分辨率视频流进行解码的足够吞吐率。该解码器吞吐率是等级 5 简易编码器和解码器核所需吞吐率的四倍以上。
结论
MPEG-4 简易编码器与解码器核采用独有的、可伸缩的、多流功能设计,以满足您的特定系统需求。大量的不同应用可以在多媒体系统中利用这些核,包括视频会议、安全与监视、以及您要向世界展示的任何令人激动的新消费应用。
关键字:FPGA MPEG-4 编解码器
引用地址:
基于FPGA 的MPEG-4编解码器
推荐阅读最新更新时间:2024-05-02 22:32
基于FPGA的NCO设计方案
随着数字通信技术的飞速发展,软件无线电的应用愈加的广泛, 而影响软件无线电性能的关键器件数控振荡器NCO(Numerical CONtrolled Oscillator) 的设计至关重要直接数字频率合成(DDS)技术是一种从相位概念出发直接合成所需要的波形的新的全数字频率合成技术。同传统的频率合成技术相比,DDS 技术具有频率精度高、转换时间短、频谱纯度高以及频率相位易编程、输出的频率稳定度与系统的时钟稳定度相同等一系列优点, 广泛应用于现代各种通信系统中,包括数字上下变频、中频变换、频率合成以及扩频系统和各种频率相位数字调制解调系统中。 在软件无线电及通信领域, 经常使用正交的数字信号;针对此类应用, 本文给出了一种基于
[嵌入式]
45纳米FPGA明年推出 考验设计和制造协作
由于引入了可编程功耗技术,Altera在65纳米FPGA推出时间上落后于竞争对手,其正努力在45纳米工艺节点上实现反超,预计将于2008年推出首个45纳米FPGA。45纳米将继续实现成本和功耗降低、性能提升,但会同时带来设计和工艺挑战,需要FPGA供应商和晶圆代工厂间更紧密的合作。Altera宣称其和台积电(TSMC)这种“1+1排他性合作”模式在45纳米节点显示现更大优势。 在摩尔定律指引下,过去10多年来,半导体产业仍是每两年推出一个新工艺,预计这还会在未来10年内持续,从目前的65纳米到45纳米再到32纳米以下。这背后的驱动力是每一代新工艺会将片上晶体管密度翻倍(每个晶体管的成本每年降低25~30%),这意味着更高性能,更低成
[应用]
基于ADSP-BF537的视频SOC验证方案设计
随着硅片集成技术的高速发展,片上系统SoC(system-on-a-Chip)已经成为现代数字系统设计的必然趋势。SoC和一般数字系统最主要的区别是前者在单一硅片内集成了独立的嵌入式CPU,必要的存储器控制器也要求集成到SoC芯片内,所以对SoC系统的软硬件协同实时验证便成为SoC设计的难点。基于IP的可重用设计方法已经成为数字系统设计工程师普遍采用的系统设计方法。于是,设计者采用第三方IP或自行设计的软核或两者的组合来搭建符合要求的系统。对于一个SoC系统,嵌入式CPU的选择至关重要。第三方提供CPU的方式有软核和固核,如果在设计过程中仅被授权采用第三方优化的固核(版图级),则前端FPGA实时验证问题自然凸现出来。解决的办法是选
[嵌入式]
莱迪思推出具可配SERDES的FPGA低成本设计平台
美国俄勒冈州希尔斯波罗市 -2011年4月20日- 莱迪思半导体公司(NASDAQ: LSCC)今日宣布推出新的LatticeECP3™Versa开发套件,这对在各种市场中开发前沿应用是非常理想的,诸如工业网络、工业自动化、计算、医疗设备、国防和消费电子产品。低成本的LatticeECP3Versa开发套件现在的促销价只有99美元。 Versa套件使主流客户能以较低的成本评估获奖的LatticeECP3 FPGA中的高价值设计模块的功能:可配置的SERDES、级联DSP slice和高速DDR3存储器控制器。过时的传统微控制器和DSP的功能将改为用Versa套件来开发成高效的FPGA解决方案,以解决在应用中新出现的
[嵌入式]
ARM7与FPGA相结合的应用
工业控制中往往需要完成多通道故障检测及多通道命令控制(这种多任务设置非常普遍),单独的CPU芯片由于其外部控制接口数量有限而难以直接完成多路检控任务,故利用ARM芯片与FPGA相结合来扩展检控通道是一个非常好的选择。这里介绍用Atmel公司ARM7处理器(AT91FR40162)和ALTERA公司的低成本FPGA芯片(cyclone2)结合使用完成多通道检控任务的一种实现方法。 各部分功能简介 图1为此系统的结构连接框图。如图所示,ARM芯片与FPGA芯片之间通过数据总线、地址总线及读写控制线相连,而与终端PC则通过串口通信;FPGA与目标设备通过命令控制总线和故障检测总线相连。 图1 系统结构框
[单片机]
基于DSP/FPGA的超高速跳频系统基带设计与实现
跳频通信系统作为扩频通信体制中的一种重要类型,以其出色的抗远近效应、抗干扰能力,在军用、民用通信领域得到了广泛应用。跳频通信方式是指载波受一伪随机码的控制, 不断地、随机地跳变,可看成载波按照一定规律变化的多频频移键控(MFSK)。跳频通信的频率受伪随机码控制不断跳变,跳频图案可以设置几千乃至上万个,收发两端只要跳频图案一致,跳频时间同步,就可在信息传输过程中不断跳变空间频率信道,实现跳频通信。 近年来随着半导体工艺和计算机技术的发展,dsp(Digital Signal Processor)、FPGA(Field Programmable Gates Array)等现代信号处理芯片越来越成熟和普遍使用,以前只能理论研究的跳频技术
[嵌入式]
Altera率先交付高性能28-nmFPGA量产芯片
2012年3月7号,北京——Altera公司(Nasdaq: ALTR)今天宣布,开始交付业界第一款高性能28-nm FPGA量产芯片。Stratix® V FPGA是唯一使用TSMC 28HP工艺制造的FPGA,比竞争解决方案高出一个速率等级。Altera高端FPGA的性能优势结合其前沿工艺技术和功能优势,使得Stratix V FPGA能够在各类市场上替代ASIC和ASSP,超越竞争FPGA。Stratix V FPGA系列已经有8个型号开始量产。 Altera于2011年4月开始发售业界第一款高端28-nm FPGA工程样片,在不到一年的时间便推出量产芯片——业界最快的28-nm FPGA产品。Altera仍然是唯一发售具
[嵌入式]
基于FPGA的数字示波器图文显示系统的软硬件设计
应用FPGA设计功能电路时,可以让人们的思路从传统的以单片机或DSP芯片为核心的系统集成型转向单一专用芯片型设计。传统的示波器虽然功能齐全,但是体积大、重量重、成本高、等一系列问题使应用受到了限制。有鉴于此,便携式数字存储采集器就应运而生,它采用了LCD显示、高速A/D采集与转换、ASIC芯片等新技术,具有很强的实用性和巨大的市场潜力,也代表了当代电子测量仪器的一种发展趋势,即向功能多、体积小、重量轻、使用方便的掌上型仪器发展。 1 系统总体设计读写 根据设计要求:在示波器上显示2个以上字符或图案,如显示0-9十个数字及英文字符、图象等,结合示波器显示原理,设计电路如图1所示。将要显示的数字或符号进行取模,得到其
[测试测量]